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公开(公告)号：CN118798105A
公开(公告)日：2024-10-18
申请号：CN202410777088.1
申请日：2024-06-17
申请人： 晶铁半导体技术(广东)有限公司
IPC分类号： G06F30/367 , G06F30/36
摘要： 本发明公开了一种铁电晶体管仿真模型构建方法，包括：基于某时刻铁电晶体管中的铁电层两端的电压、铁电晶体管的栅极电压、铁电晶体管的体极电压、铁电晶体管的漏极电压和铁电晶体管的源极电压计算第一非线性函数；通过逻辑斯蒂函数和所述第一非线性函数获取到仿真模型公式中的各参数值；获取铁电晶体管极化的上限值和下限值，并基于铁电极化层的电压、所述铁电晶体管极化的上限值和下限值拟合第二非线性函数，基于所述第一非线性函数、第二非线性函数、截断高斯分布函数和仿真模型公式中的各参数值得出铁电晶体管仿真模型。本申请的提供铁电晶体管仿真模型能够满足于铁电晶体管在存算一体电路设计中的仿真需求。
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公开(公告)号：CN115775020A
公开(公告)日：2023-03-10
申请号：CN202211441968.9
申请日：2022-11-17
申请人： 晶铁半导体技术(广东)有限公司
IPC分类号： G06N3/063 , G06N3/0464 , G06F15/80 , G06F15/78 , G06F12/0842 , G06F12/126 , G06F17/15 , G06F17/16
摘要： 本发明涉及支持存内CNN的中间缓存调度方法，属于复用CNN调度运算技术领域，解决了现有技术中访存和数据搬运造成的能耗强和延迟高的问题。一种支持存内CNN的中间缓存调度方法，包括以下步骤：对输入数组的元素和卷积核权重进行卷积运算得到卷积结果；根据选择信号输出选择结果；选择结果包括卷积结果或加和结果；其中，加和结果为卷积结果和中间FIFO缓存单元输出的数据之和；根据使能信号选择是否将选择结果写入中间FIFO缓存单元以及选择是否输出中间FIFO缓存单元所存储的最前面的数据；其中，选择信号、使能信号基于时钟信号和外部输入的有效标志信号得到。实现了通过FIFO缓存简化CNN调度。
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公开(公告)号：CN115586885A
公开(公告)日：2023-01-10
申请号：CN202211215424.0
申请日：2022-09-30
申请人： 晶铁半导体技术(广东)有限公司
摘要： 本发明涉及一种存内计算单元和加速方法，属于存内计算领域。本发明将DNN加速器中的输出存储器和内积累加单元结合，将累加运算放到存储Cell当中，用于解决输出端存在的内存墙问题。存内计算单元包括多个Block，每个Block包括并列的Cell，每个Cell包括状态译码器、预存储存储器、结果存储器、加法器、数据选择器和激活单元；激活单元包括激活函数、自定义多项式和数据选择器。本发明的存内计算单元和加速方法，通过将累加运算放到存储Cell当中，不需要再经过取出累加后再存储的过程，实现对输出的复用，使得运算速度提升和运算功耗降低；采用了把输入数据组和数据地址组的组合输入到存储器再进行寻址计算的方式，进一步提升了运算速度和降低功耗。
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公开(公告)号：CN118829228A
公开(公告)日：2024-10-22
申请号：CN202410723724.2
申请日：2024-06-05
申请人： 晶铁半导体技术(广东)有限公司
摘要： 本发明属于存储器技术领域，公开了一种基于3D堆叠的超高密度非易失性存储器及其制备方法，所述存储器包括：衬底，所述衬底上设有绝缘层，所述绝缘层上设有多存储单元，所述多存储单元包括多个呈水平并列分布的存储模块，每个存储模块由若干层的存储层堆叠形成，每个存储模块的所有存储层上覆盖有鳍形栅，每层存储层包括：GaN沟道层和设置在GaN沟道层上的铁电介质层。本发明的存储器能够在没有持续电源供应的情况下保持数据，具有更低的读写功耗，以及更高的速度和耐用性。
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公开(公告)号：CN118446144A
公开(公告)日：2024-08-06
申请号：CN202410700111.7
申请日：2024-05-31
申请人： 晶铁半导体技术(广东)有限公司
IPC分类号： G06F30/3308
摘要： 本发明属于半导体集成电路设计技术领域，其目的在于提供一种铁电电容行为模型构建方法、系统、设备及产品。其中的方法包括：获取测试数据；采用Verilog‑A语言创建初始铁电电容行为模型，定义初始铁电电容行为模型的两个端口的端口类型及电学特性参数，并定义初始铁电电容行为模型的初始模型参数；在初始铁电电容行为模型的两个端口之间的通路中定义一个铁电电容元件，并将预设的行为描述公式赋值给铁电电容元件，得到初始铁电电容行为模型；新建与初始铁电电容行为模型匹配的模拟网表文件，创建子电路并调用初始铁电电容行为模型，并将测试数据赋值给初始铁电电容行为模型的初始模型参数，得到最终铁电电容行为模型。本发明可提高仿真速度。
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公开(公告)号：CN117316223B
公开(公告)日：2024-07-30
申请号：CN202311565564.5
申请日：2023-11-22
申请人： 晶铁半导体技术(广东)有限公司
摘要： 本发明公开一种数据写入控制电路及数据写入控制方法，涉及数据存储技术领域。数据写入控制电路包括存储单元、选择器、共源共栅极放大器、比较器和微处理器，存储单元与选择器连接，共源共栅极放大器连接于选择器与比较器之间，微处理器与选择器、共源共栅极放大器和比较器连接；微处理器用于在向存储单元写入数据时发送使能信号以使选择器选择维持低电平的位线，以测量位线的电压冲激值，共源共栅极放大器用于对电压冲激值进行放大，比较器用将放大后的电压冲激值与参考电压进行对比，微处理器还用于当放大后的电压冲激值小于参考电压时终止向存储单元写入数据。本发明公开的电路及方法可提高存储器的使用寿命，提升存储器的性能。
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公开(公告)号：CN117316221B
公开(公告)日：2024-07-30
申请号：CN202311564758.3
申请日：2023-11-22
申请人： 晶铁半导体技术(广东)有限公司
摘要： 本申请公开了一种基于铁电电容器的字线升压电路及其控制方法，涉及半导体集成电路技术领域。所述电路包括有字线使能信号输入端、反相器电源输入端、反相器电路单元、数字地连接端、三个双NMOS管串联电路单元、铁电电容器、电容器、数字电源连接端、电荷泵控制端、栅压控制端、驱动控制端、降压用栅压控制端、降压用驱动控制端和字线信号输出端，并通过它们的连接关系组合，不但可以将在WL字线上的电压抬升到至少VDD+VTH，并防止升压过高，以及既能在低电源电压工作的自举电路中能够显著升高字线电压，保证数据读写的可靠性，又能在高电源电压工作的自举电路中，达到稳定字线电压的目的，以及还进一步提高铁电存储器的存储密度。
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公开(公告)号：CN117294283B
公开(公告)日：2024-03-01
申请号：CN202311567451.9
申请日：2023-11-23
申请人： 晶铁半导体技术(广东)有限公司
摘要： 本发明公开了一种基于铁电电容的可编程双边延时装置，本发明采用铁电电容、电阻以及场效应管构成的RC延时电路，来产生延时信号，其相比于传统的反相器延时电路，天然具有更高的精度，且在产生延时信号时，无需串联反相器，因此，还可避免传统技术中级联反相器所带来的误差增大以及占用芯片面积较大的问题；同时，可以通过控制电压来无级地改变铁电电容的电容值，如此，能够实现可编程的无级延时效果，可在不改变硬件结构的基础上，非常灵活地调整延时时间；另外，本发明可得到上升沿和下降沿延时相同的输出脉冲，基于此，解决了传统技术中上升沿和下降沿延时不同的问题，进一步的提高了延时精度。
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公开(公告)号：CN117222230A
公开(公告)日：2023-12-12
申请号：CN202311271626.1
申请日：2023-09-28
申请人： 晶铁半导体技术(广东)有限公司
IPC分类号： H10B51/30 , H10B51/20 , H10B80/00 , H01L29/06 , H01L29/10 , H01L29/15 , H01L29/423 , H01L29/51 , H01L29/78 , H01L21/336
摘要： 本发明涉及半导体技术领域，尤其涉及一种铁电薄膜存储单元、存储器件、平面集成器件、制造方法；存储单元，包括：沟槽及其对应的沟道区；沟槽内设有依次排布的栅极、铁电层和第二介质层；沟道区位于第二介质层一侧，且平行于沟槽侧壁设置；沟道区两端分设有源极及漏极；所述沟道区为一个或多个；每个所述沟道区设有多个沟道层，沟道层之间设有第一介质层作为隔离层使得沟道层间相互间隔且平行设置；解决了现有技术问题中器件集成度低、存储密度小和多次擦写后器件出现疲劳的问题，大大提高了集成度和存储密度。
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公开(公告)号：CN115829002A
公开(公告)日：2023-03-21
申请号：CN202211441967.4
申请日：2022-11-17
申请人： 晶铁半导体技术(广东)有限公司
IPC分类号： G06N3/0464 , G06F9/50
摘要： 本发明涉及一种基于存内CNN的调度存储方法，属于复用CNN调度运算技术领域，解决了现有技术中访存和数据搬运造成的能耗强和延迟高的问题。一种基于存内CNN的调度存储方法，包括以下步骤：对输入数组的元素和卷积核的权重进行卷积运算得到卷积结果；根据选择信号输出选择结果；选择结果包括卷积结果或加和结果；其中，加和结果为卷积结果和中间FIFO缓存单元输出的数据之和；根据使能信号选择是否将选择结果写入中间FIFO缓存单元以及选择是否输出中间FIFO缓存单元所存储的最前面的数据；基于使能取反信号输出加和结果，作为一次缓存调度的输出结果；基于外部指令信号和存储地址将所述输出结果写入memory存储模块。实现了FIFO缓存简化CNN调度的实现。
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