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公开(公告)号：CN115117160B
公开(公告)日：2023-01-31
申请号：CN202211045210.3
申请日：2022-08-30
申请人： 睿力集成电路有限公司
IPC分类号： H01L29/49 , H01L29/423 , H01L29/78 , H01L21/28
摘要： 本公开实施例涉及半导体技术领域，目前由于存储单元尺寸的不断缩小，栅极沟道的长度也随之缩减，导致栅极的控制能力越来越弱，因此，本公开实施例提供一种半导体结构及其形成方法，其中，半导体结构包括：位于衬底上的栅极结构；栅极结构包括至少两层栅极导电层；至少两层栅极导电层具有相同的组分和不同的特征参数；特征参数包括厚度、组分含量或形状中的至少一种。不同厚度、不同组分含量或者不同形状使得栅极结构中的各个栅极导电层的功函数、阈值电压均变得可调，从而可以有效地减小半导体结构的栅极感应漏极漏电流，提高半导体结构的性能。
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公开(公告)号：CN115133932B
公开(公告)日：2022-12-23
申请号：CN202211050917.3
申请日：2022-08-31
申请人： 睿力集成电路有限公司
摘要： 本公开实施例公开了一种数据采样电路、数据接收电路及存储器，数据采样电路包括：比较电路和可调驱动电路。其中，比较电路，被配置为接收第一数据、第二数据和时钟信号，响应于时钟信号，对第一数据和第二数据进行比较，并输出比较结果信号；可调驱动电路，电连接比较电路，被配置为接收比较结果信号和调整信号，对比较结果信号进行驱动，输出第一输出信号；可调驱动电路的阈值电压受控于调整信号。这样，能够保证信号的稳定性，避免造成错误。
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公开(公告)号：CN115133932A
公开(公告)日：2022-09-30
申请号：CN202211050917.3
申请日：2022-08-31
申请人： 睿力集成电路有限公司
摘要： 本公开实施例公开了一种数据采样电路、数据接收电路及存储器，数据采样电路包括：比较电路和可调驱动电路。其中，比较电路，被配置为接收第一数据、第二数据和时钟信号，响应于时钟信号，对第一数据和第二数据进行比较，并输出比较结果信号；可调驱动电路，电连接比较电路，被配置为接收比较结果信号和调整信号，对比较结果信号进行驱动，输出第一输出信号；可调驱动电路的阈值电压受控于调整信号。这样，能够保证信号的稳定性，避免造成错误。
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公开(公告)号：CN115065359A
公开(公告)日：2022-09-16
申请号：CN202210959922.X
申请日：2022-08-11
申请人： 睿力集成电路有限公司
IPC分类号： H03L7/081 , H03L7/18 , G11C11/4063
摘要： 本公开实施例提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出第一时钟信号；第一可调延迟线，配置为接收第一时钟信号，对第一时钟信号进行调整及传输，输出第一目标时钟信号；相位处理模块，配置为接收预设控制码和第一目标时钟信号，基于预设控制码对第一目标时钟信号进行延迟处理，输出若干个延迟目标时钟信号。这样，在保证信号质量的前提下，减少了延迟锁相环中可调延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还减小了功耗。
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公开(公告)号：CN115050411A
公开(公告)日：2022-09-13
申请号：CN202210984495.0
申请日：2022-08-17
申请人： 睿力集成电路有限公司
发明人： 季汝敏
IPC分类号： G11C17/16 , G11C17/18 , G11C11/4096 , G11C11/4076 , G11C5/02 , G11C5/06
摘要： 本公开实施例公开了一种存储器，存储器包括至少一个阵列区；阵列区包括：存储体区、第一锁存区和第二锁存区；其中，第一锁存区耦接于存储体区的第一端，第二锁存区耦接于存储体区的第二端；存储体区的第一端和第二端为沿第一方向相对的两端；第一锁存区和第二锁存区，用于将熔丝数据锁存并传输到存储体区。本公开能够节省布线设置，减小熔丝数据在传输过程中的延迟和损耗，节约功耗。
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公开(公告)号：CN108695273A
公开(公告)日：2018-10-23
申请号：CN201810472231.0
申请日：2017-07-17
申请人： 睿力集成电路有限公司
发明人： 庄凌艺
IPC分类号： H01L23/31
摘要： 本发明提供一种窗口型球栅阵列封装组件，包括：基板，具有相对的第一表面及第二表面，且形成有贯穿第一表面及第二表面的窗口；胶粘层，具有位于窗口两侧的第一胶粘面和第二胶粘面，形成于基板的第二表面上；芯片，通过第一胶粘面和第二胶粘面固定于基板的第二表面上；焊线，穿过窗口并电性连接芯片和基板；塑封体，形成于基板的第二表面上与窗口内，以包裹芯片和焊线；其中，塑封体覆盖胶粘层的边缘，胶粘层的边缘包括若干个圆弧形边角，芯片的黏贴表面的至少一角隅对准在由其中一个圆弧形边角所构成的圆面积中。本发明可以避免芯片裂损问题，同时又可以增大胶粘区域，更好的固定芯片。
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公开(公告)号：CN108649029A
公开(公告)日：2018-10-12
申请号：CN201810415567.3
申请日：2018-05-03
申请人： 睿力集成电路有限公司
发明人： 不公告发明人
IPC分类号： H01L27/108
摘要： 本发明提供一种晶体管结构及其制备方法，制备方法包括如下步骤：提供一衬底，于衬底内形成沟槽结构；形成介电层于沟槽结构的底部及侧壁；形成双导电层结构于介电层表面，双导电层结构包括第一导电层及第二导电层，第二导电层包含结合于第一导电层内的填充部及位于填充部顶上的凸起部，第一导电层的顶端低于衬底的上表面，凸起部的顶部高于第一导电层的顶端且低于衬底的上表面，凸起部的两侧与介电层之间具有绝缘侧沟，凸起部的两侧缘具有缺口槽。通过上述方案，本发明的晶体管结构提高了栅极字线的高度，减小了栅极字线的电阻，减少了器件的访问时间；增加了P/N结与漏极之间的距离，减小了栅极附近的电场，降低了栅极诱导漏极漏电流。
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公开(公告)号：CN108648775A
公开(公告)日：2018-10-12
申请号：CN201810424802.3
申请日：2018-05-07
申请人： 睿力集成电路有限公司
发明人： 不公告发明人
摘要： 本发明提供一种灵敏放大器、半导体存储装置及电压差的放大方法，该灵敏放大器包括四个晶体管：第一晶体管的漏极连接第一数据线，源极连接第一时钟信号，栅极连接第二数据线；第二晶体管的漏极连接第二数据线，源极连接第一时钟信号，栅极连接第一数据线；第三晶体管的源极连接第二时钟信号，栅极连接第二数据线；第四晶体管的漏极连接第二数据线，源极连接第二时钟信号，栅极连接第一数据线；第二时钟信号启动在第一数据线上的电压和第二数据线上的电压之间的电压差达到第一阈值，使第三晶体管和第四晶体管放大电压差；第一时钟信号启动在电压差达到第二阈值，使第一晶体管下拉第一数据线上的电压，可提高灵敏度，提升放大速度。
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公开(公告)号：CN108598079A
公开(公告)日：2018-09-28
申请号：CN201810388244.X
申请日：2017-08-08
申请人： 睿力集成电路有限公司
发明人： 不公告发明人
IPC分类号： H01L27/108
摘要： 本发明提供了一种存储器、其制造方法及半导体器件，在进行刻蚀以在单元区域形成位线前，就通过保护层对位线插塞(的侧面)进行保护，由此刻蚀形成位线时，虽然单元区域和外围区域的刻蚀深度不同，但不会对单元区域中的位线插塞产生侧刻蚀，从而避免了位线插塞的电阻值增加。
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公开(公告)号：CN108595825A
公开(公告)日：2018-09-28
申请号：CN201810359536.0
申请日：2018-04-20
申请人： 睿力集成电路有限公司
发明人： 不公告发明人
IPC分类号： G06F17/50
摘要： 一种集成电路设计的仿真方法、设备及计算机可读存储介质。该方法包括：创建单位长度下的第一寄生电容数据表和第二寄生电容数据表；获取第一金属线的输入参数；根据输入参数从第一寄生电容数据表中匹配第一样本参数，以获取与第一样本参数相对应的第一电容值，并根据第一电容值计算出第一寄生电容；根据输入参数从第二寄生电容数据表中匹配第二样本参数，以获取与第二样本参数相对应的第二电容值，并根据第二电容值计算出第二寄生电容；计算第一金属线的电阻；根据第一寄生电容、第二寄生电容和第一金属线的电阻创建第一金属线的模拟电路单元；以及仿真该模拟电路单元。本发明可以缩减集成电路设计的开发周期，降低设计成本。
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