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公开(公告)号：CN118507368A
公开(公告)日：2024-08-16
申请号：CN202410965364.7
申请日：2024-07-18
申请人： 芯联集成电路制造股份有限公司
发明人： 徐达武
IPC分类号： H01L21/60 , H01L21/56 , H01L23/498 , H01L23/29 , H01L25/16
摘要： 本申请公开了一种半导体器件及其制备方法，半导体器件的制备方法包括：在晶圆上形成图案化的金属焊盘；在所述金属焊盘的顶部及周向侧面形成具有疏水性的有机膜层；通过键合工艺连接所述金属焊盘与预设元件。根据本申请的半导体器件及其制备方法，可以有效避免金属焊盘表面产生结晶缺陷。
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公开(公告)号：CN118354265A
公开(公告)日：2024-07-16
申请号：CN202410454944.X
申请日：2024-04-16
申请人： 芯联集成电路制造股份有限公司
摘要： 本发明提供了一种半导体器件及其制备方法，包括：提供基底，基底上形成有由下至上依次堆叠的第一振膜、第一支撑结构、背极板和第二支撑结构，其中第一支撑结构包括由下至上依次堆叠的第一至第M层第一支撑层，第二支撑结构包括由上至下依次堆叠的第一至第M层第二支撑层；执行干法刻蚀工艺，刻蚀第二支撑结构和第一支撑结构形成侧壁垂直的通孔；执行湿法刻蚀工艺，刻蚀通孔的侧壁使得通孔的两端部的侧壁倾斜以及通孔的中间部的侧壁垂直，且通孔的两端部的宽度均大于通孔的中间部的宽度；形成支撑材料层填充于通孔内以形成支撑柱。本发明能够改善器件的应力集中现象，提高器件的可靠性。
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公开(公告)号：CN118337168A
公开(公告)日：2024-07-12
申请号：CN202410434730.6
申请日：2024-04-11
申请人： 芯联集成电路制造股份有限公司
摘要： 本发明提供了一种体声波谐振器及其制备方法。在制备方法中，使第一牺牲层未填满第一腔体，使得下电极层可下沉至第一腔体内，降低了下电极层凸出于衬底顶表面的高度，从而可改善下电极层的端部角度对压电材料层的膜层质量的影响，进而也无需使下电极层的端部过渡延展而形成平缓坡度，因此可改善下电极层的端部过度延展而引起的能量损耗的问题。同时，由于下电极层下沉至其下方的腔体内形成了相对平坦的表面，如此即可基于一相对平坦的表面制备压电材料层，有利于降低压电材料层内的晶格缺陷，提高压电材料层的膜层质量。
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公开(公告)号：CN118335686A
公开(公告)日：2024-07-12
申请号：CN202410773469.2
申请日：2024-06-17
申请人： 芯联集成电路制造股份有限公司
IPC分类号： H01L21/762 , H01L21/84 , H01L27/12
摘要： 本申请实施例涉及一种半导体器件的制备方法及半导体器件，包括：提供第一衬底，第一衬底包括彼此相对的第一表面和第二表面，第一衬底包括从第一表面至第二表面的方向依次层叠的第一半导体材料层、牺牲层、以及第二半导体材料层；在第二表面侧形成凹槽，凹槽由第二表面向第一表面延伸贯穿牺牲层；在凹槽内填充材料以形成支撑结构；在第二表面侧形成正面器件结构，正面器件结构包括晶体管；在第一表面侧形成释放孔，释放孔由第一表面向第二表面延伸直至暴露牺牲层；通过释放孔去除至少部分牺牲层，以在被去除的牺牲层的位置处形成空腔，空腔用于在晶体管与第一半导体材料层之间形成隔离。由此，有利于避免器件塌陷，降低工艺难度，保障器件性能。
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公开(公告)号：CN118231473A
公开(公告)日：2024-06-21
申请号：CN202410658706.0
申请日：2024-05-27
申请人： 芯联集成电路制造股份有限公司
摘要： 本发明提供了一种沟槽栅晶体管，包括：基底，所述基底具有沿第一方向依次间隔排布的多个栅极沟槽，各所述栅极沟槽沿第二方向延伸设置，所述第二方向正交于所述第一方向；栅极结构，各所述栅极沟槽均通过一所述栅极结构填充；第一电场屏蔽结构，对应于各所述栅极沟槽分别沿所述第二方向间隔设置有多个所述第一电场屏蔽结构，每个所述第一电场屏蔽结构沿所述第一方向延伸设置，用于减小相应所述栅极沟槽底部的电场强度，相邻两个所述栅极沟槽对应设置的所述第一电场屏蔽结构在所述第二方向上交替间隔排布。本发明提供的沟槽栅晶体管，可提高沟槽底部在相邻两个电场屏蔽结构中间位置的电场均匀性，避免在该中间位置形成电场集中而导致栅氧层被击穿。
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公开(公告)号：CN118062806B
公开(公告)日：2024-06-21
申请号：CN202410464965.X
申请日：2024-04-18
申请人： 芯联集成电路制造股份有限公司
发明人： 王红海
摘要： 本申请实施例涉及一种MEMS器件及其制备方法，包括：提供器件基板，其第一表面侧形成有第一器件结构、第二器件结构、以及凸起结构；提供封盖基板，其第三表面侧形成有第一凹槽、第二凹槽、第三凹槽、以及连通通道；在第一外部环境下将封盖基板与器件基板键合，第一凹槽形成为第一空腔，第二凹槽形成为第二空腔，第三凹槽容纳凸起结构且二者之间存在空隙，第一空腔通过连通通道与空隙连通，第一空腔与第二空腔之间不连通；在封盖基板上形成通孔，通孔与空隙连通；在第二外部环境下形成密封层，密封层填充空隙和/或连通通道以使第一空腔被密封。由此，在同一基板上实现了两种具有不同气压要求的器件的封装，且密封难度较低、密封效果好。
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公开(公告)号：CN118136509A
公开(公告)日：2024-06-04
申请号：CN202410175065.3
申请日：2024-02-07
申请人： 芯联集成电路制造股份有限公司
发明人： 刁国宁
IPC分类号： H01L21/336 , H01L29/788
摘要： 本申请公开了一种闪存单元及其制备方法，包括：提供基底，并在基底的表面形成浮栅材料层；在浮栅材料层的表面上形成具有开口的硬掩模层，开口露出浮栅材料层预定用于形成浮栅的浮栅区域；去除开口中露出的部分浮栅材料层，以形成内凹槽，其中内凹槽的内表面呈弧面状；以硬掩模层为掩膜，对开口露出的浮栅材料层进行刻蚀，以减小内凹槽两侧边缘表面与开口的侧壁之间的夹角；在内凹槽中形成栅间介质层；去除硬掩模层；去除栅间介质层四周的浮栅材料层，保留栅间介质层下方的浮栅材料层作为浮栅；本申请增加刻蚀工艺进一步减小内凹槽两侧边缘表面与开口的侧壁之间的夹角，使得在控制栅施加相同电压时得到更强的尖端电场，从而增强擦除性能。
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公开(公告)号：CN118136508A
公开(公告)日：2024-06-04
申请号：CN202410173658.6
申请日：2024-02-07
申请人： 芯联集成电路制造股份有限公司
IPC分类号： H01L21/336 , H01L29/78
摘要： 本发明提供一种半导体器件及其制造方法、电子装置，该方法包括：提供衬底，衬底包括有源区以及环绕有源区的场氧化层，场氧化层包括延伸至有源区中的鸟嘴区；对衬底进行离子注入以形成离子注入区，离子注入区至少包括位于有源区的第一离子注入区，第一离子注入区与场氧化层的鸟嘴区之间存在第一间隔；执行退火，以使离子注入区通过离子扩散形成扩散区，离子注入区和扩散区共同构成阱区，离子注入区的掺杂离子浓度大于扩散区的掺杂离子浓度，且扩散区包覆场氧化层的鸟嘴区；在有源区的衬底上形成栅极结构。本发明使包覆场氧化层的鸟嘴区的扩散区的掺杂离子浓度低于离子注入区的掺杂离子浓度，能够抵消掉由场氧化层的鸟嘴区延伸进有源区导致的阈值电压变大的影响，从而能够消除掉双峰效应，提高了器件性能。
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公开(公告)号：CN118108176A
公开(公告)日：2024-05-31
申请号：CN202410266697.0
申请日：2024-03-08
申请人： 芯联集成电路制造股份有限公司
IPC分类号： B81C1/00
摘要： 本申请提供一种半导体器件的制作方法，包括：提供一衬底；在所述衬底上形成布线层和牺牲层，所述牺牲层覆盖所述衬底和所述布线层；在所述牺牲层中形成第一沟槽，所述第一沟槽在所述衬底上的正投影与所述布线层在所述衬底上的正投影不重叠；在所述牺牲层上形成功能层，所述功能层填满所述第一沟槽且覆盖所述牺牲层的上表面；在所述功能层中形成第二沟槽，所述第二沟槽贯穿所述功能层且所述第二沟槽露出至少部分所述第一沟槽。利用本申请的制作方法，能够得到具有平直的间隙侧壁的半导体器件，该半导体器件具有优良的性能。
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公开(公告)号：CN118083903A
公开(公告)日：2024-05-28
申请号：CN202410110571.4
申请日：2024-01-25
申请人： 芯联集成电路制造股份有限公司
发明人： 王东
摘要： 本发明提供一种MEMS器件及其制备方法、电子装置，该方法包括：提供基底，在基底的第一表面上形成有第一牺牲层；在第一牺牲层上依次形成第一保护层、振膜、第二保护层、第二牺牲层和背板层；自基底的第二表面所述第一牺牲层以形成第一腔体，去除第二牺牲层以形成第二腔体，第一腔体露出第一保护层，第二腔体露出第二保护层；去除第一腔体中露出的第一保护层，并去除第二腔体中露出的第二保护层。本发明方案通过形成第一保护层与第二保护层，并先去除第一牺牲层以形成第一腔体以及去除第二牺牲层以形成第二腔体，再去除露出的第一保护层与第二保护层以露出振膜，能够避免对振膜造成损伤，并且能够降低吸合电压的波动，进而提高了产品良率。
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