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公开(公告)号：CN113557607B
公开(公告)日：2024-02-13
申请号：CN201980093900.6
申请日：2019-03-18
Applicant: 三菱电机株式会社
IPC: H01L29/78
Abstract: 本发明涉及在场效应晶体管内置有肖特基势垒二极管的碳化硅半导体装置，具备：第1沟槽，在厚度方向上贯通第1及第2半导体区域，其底面到达半导体层内；第2沟槽，在厚度方向上贯通第2半导体区域，其底面到达半导体层内；栅极电极，隔着栅极绝缘膜埋入到第1沟槽内；肖特基势垒二极管电极，埋入到第2沟槽内；第1低电阻层，与第1沟槽的沟槽侧壁相接；以及第2低电阻层，与第2沟槽的沟槽侧壁相接，第2低电阻层的杂质浓度高于半导体层的杂质浓度、且低于第1低电阻层的杂质浓度。
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公开(公告)号：CN113169229B
公开(公告)日：2023-12-01
申请号：CN201880099607.6
申请日：2018-12-10
Applicant: 三菱电机株式会社
Abstract: 漂移层(2)包括碳化硅，具有第1导电类型。至少1个沟槽(6)具有面对肖特基势垒二极管区域(RD)的第1侧面(SD1)和在晶体管区域(RT)延伸且与源极区域(3)、体区域(5)及漂移层(2)相接的第2侧面(SD2)。第1保护区域(51)设置于至少1个沟槽(6)的下方，具有第2导电类型，相比于体区域(5)，第2导电类型的杂质浓度更高。第2保护区域(52)从第1保护区域(51)延伸，到达第1侧面(SD1)和第2侧面(SD2)的与第1侧面(SD1)连接的端部区域(SD2b)的至少任意一个，具有比体区域(5)的最下部浅的最上部，相比于体区域(5)，第2导电类型的杂质浓度更高。
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公开(公告)号：CN111466032B
公开(公告)日：2023-08-18
申请号：CN201880079413.X
申请日：2018-12-18
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/12 , H01L29/47 , H01L29/872
Abstract: 在内置肖特基二极管的SiC‑MOSFET中，有时无法充分地降低向活性区域端部的阱区域的双极电流通电，元件的可靠性降低。在内置肖特基二极管的SiC‑MOSFET中，不使终端区域的阱与源极欧姆连接，相比于形成于活性区域的肖特基二极管密度，使形成于终端区域的肖特基二极管的平面方向的密度更高或者使肖特基二极管之间的平面方向的距离短。
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公开(公告)号：CN114342089A
公开(公告)日：2022-04-12
申请号：CN201980099839.6
申请日：2019-09-06
Applicant: 三菱电机株式会社
Abstract: 本发明的目的在于：在碳化硅半导体装置中，通过缓和在回流动作时施加到终端阱区域的电压，抑制双极性通电。SiC‑MOSFET101在漂移层(20)的表层具备都为第2导电类型的、多个第1阱区域(30)、第2阱区域(31)、第3阱区域(32)。第3阱区域(32)设置于第2阱区域(31)的与第1阱区域(30)相反的一侧。包括第1阱区域(30)的组件单元内置单极性型二极管。SiC‑MOSFET101具备与单极性型二极管和欧姆电极(70)连接、不与第2阱区域(31)以及第3阱区域(32)欧姆连接的源极电极(80)。
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公开(公告)号：CN113261079B
公开(公告)日：2024-07-23
申请号：CN201980087624.2
申请日：2019-12-23
Applicant: 三菱电机株式会社
IPC: H01L21/28 , H01L29/49 , H01L29/78 , H01L29/12 , H01L21/822 , H01L27/04 , H01L21/8234 , H01L27/088 , H01L29/41 , H01L29/423
Abstract: 目的在于提供能够高精度地降低半导体装置中的寄生电容的技术。半导体装置具备：基极区域；源极区域；第2沟槽，贯穿基极区域而到达漂移层；第2保护层，配设于第2沟槽的底部；源极电极，至少一部分配设于第2沟槽内，与第1保护层、基极区域及源极区域电连接；以及第2导电类型的源极侧连接层，形成第2沟槽的侧部的至少一部分，与基极区域和第2保护层连接。
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Patent Agency Ranking
公开(公告)号：CN111466031B
公开(公告)日：2023-06-30
申请号：CN201880078526.8
申请日：2018-08-23
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/872
Abstract: 在内置肖特基二极管的SiC‑MOSFET中，有时无法充分降低向终端区域的阱区域的双极电流通电，元件的可靠性降低。在内置肖特基二极管的SiC‑MOSFET中，在最接近终端区域的活性区域的第1阱区域与终端区域的第2阱区域之间的离开区域之上，隔着膜厚比活性区域的栅极绝缘膜大的第2绝缘膜设置栅极电极，第2阱区域未与源极电极欧姆连接，从而防止元件的可靠性降低。
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公开(公告)号：CN108886038B
公开(公告)日：2023-05-02
申请号：CN201680084166.3
申请日：2016-04-11
Applicant: 三菱电机株式会社
Abstract: 本申请说明书公开的技术涉及有效地抑制堆垛层错的产生所引起的正向电压的偏移的技术。与本技术相关的半导体装置具备：第2导电类型的第1阱区域(31)；第2导电类型的第2阱区域(32)，在俯视时夹着多个第1阱区域整体而设置，面积比各个第1阱区域大；第2导电类型的第3阱区域(33)，在俯视时夹着第2阱区域而设置，面积比第2阱区域大；以及第1导电类型的分断区域(25)，设置于第2阱区域与第3阱区域之间且上表面与绝缘体接触。
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公开(公告)号：CN111512448B
公开(公告)日：2023-04-28
申请号：CN201780097567.7
申请日：2017-12-21
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/78
Abstract: 漂移层(2)具有第1导电类型。阱区域(20)具有第2导电类型。阱接触区域(25)具有比阱区域(20)的电阻率低的电阻率。源极接触区域(12)被阱区域(20)从漂移层(2)隔开而设置于阱区域(20)上，具有第1导电类型。源极电阻区域(15)被阱区域(20)从漂移层(2)隔开而设置于阱区域(20)上，与源极接触区域(12)邻接，具有第1导电类型，具有比源极接触区域(12)的片电阻高的片电阻。源极电极(40)与源极接触区域(12)、阱接触区域(25)以及源极电阻区域(15)相接，至少经由源极电阻区域(15)连结于沟道(CH)。
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公开(公告)号：CN110431669B
公开(公告)日：2023-03-28
申请号：CN201780087733.5
申请日：2017-03-07
Applicant: 三菱电机株式会社
Abstract: 碳化硅半导体装置(100)具备：扩散保护层(9)，设置于栅沟槽(6)的底面的栅绝缘膜(7)的下方；栅布线(18)，设置于位于比栅沟槽(6)更靠外周侧的位置的终端沟槽(16)的底面的绝缘膜上，与栅电极(8)电连接；栅垫(33)，在终端沟槽(16)内与栅布线(18)接合；终端保护层(19)，设置于终端沟槽(16)的底面的绝缘膜的下方；以及源电极(11)，与源区域(5)、扩散保护层(9)及终端保护层(19)电连接，扩散保护层(9)在朝向终端保护层(19)延伸的第1延伸部(9a)与终端保护层(19)隔离。抑制对设置于栅沟槽的底面的栅绝缘膜施加过大的电场。
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公开(公告)号：CN111466032A
公开(公告)日：2020-07-28
申请号：CN201880079413.X
申请日：2018-12-18
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/12 , H01L29/47 , H01L29/872
Abstract: 在内置肖特基二极管的SiC-MOSFET中，有时无法充分地降低向活性区域端部的阱区域的双极电流通电，元件的可靠性降低。在内置肖特基二极管的SiC-MOSFET中，不使终端区域的阱与源极欧姆连接，相比于形成于活性区域的肖特基二极管密度，使形成于终端区域的肖特基二极管的平面方向的密度更高或者使肖特基二极管之间的平面方向的距离短。
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