公开(公告)号：CN111370372B

公开(公告)日：2024-01-19

申请号：CN202010321489.8

申请日：2020-04-22

申请人： 上海华虹宏力半导体制造有限公司

发明人： 钱文生

IPC分类号： H01L21/8238 ,  H01L21/266

摘要： 本申请涉及集成电路制作方法技术领域，具体涉及一种CMOS集成器件的制作方法。包括：制作集成有N型器件和P型器件的半导体器件；在所述半导体器件表面涂覆光刻胶；打开所述核心PMOS管所在区域和所述第一电压输入输出NMOS管所在区域上的光刻胶，分别形成第一注入窗口和第二注入窗口；向所述第一注入窗口和所述第二注入窗口中进行第一LDD离子注入和第一袋状离子注入；在所述核心PMOS管栅极结构两侧的衬底上形成第一超浅结和第一袋状结构，在所述第一电压输入输出NMOS管栅极结构两侧的衬底上形成第二超浅结后，去除所述半导体器件表面的光刻胶。本申请能够使得在制作集成I/O MOS器件和核心MOS器件的CMOS时，即不增加光刻过程，又能保证各器件的性能。

公开(公告)号：CN111554579B

公开(公告)日：2023-10-20

申请号：CN202010401261.X

申请日：2020-05-13

申请人： 上海华虹宏力半导体制造有限公司

发明人： 钱文生

IPC分类号： H01L21/336 ,  H01L21/265 ,  H01L29/78

摘要： 本发明公开了一种开关LDMOS器件，包括：形成于第一导电类型的半导体衬底上且分布在器件所有区域的第二导电类型的漂移区、包括依次形成于漂移区表面的栅氧化层和多晶硅栅组成的栅极结构、以多晶硅栅的第一侧面为自对准条件的带角度离子注入形成的完全位于漂移区内的第一导电类型的沟道区、与多晶硅栅的第一侧面自对准且位于沟道区内的第二导电类型的源侧轻掺杂区。本发明还公开该LDMOS器件的制造方法。本发明中多晶硅栅与漂移区存在较大交叠，二者的对准不会影响沟道的长度；带角度离子注入决定沟道长度且可以抑制短沟道效应，使得沟道均匀性更好，可以最大限度降低沟道长度以获得超低导通电阻，使击穿电压得到保持或提高，而漏电得到保持或降低。

公开(公告)号：CN116799069A

公开(公告)日：2023-09-22

申请号：CN202310944567.3

申请日：2023-07-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 陈云骢 ,  钱文生 ,  刘冬华 ,  蔡晓晴

IPC分类号： H01L29/78 ,  H01L29/08 ,  H01L29/06 ,  H01L21/336

摘要： 本发明提供一种LDMOS器件及形成方法，LDMOS器件通过将漏区设置在第一浅沟槽隔离结构远离栅极的一侧的漂移区中且与第一浅沟槽隔离结构具有预定距离；电流通路不再集中在第一浅沟槽隔离结构右下角，碰撞电离强度减弱，能够有效抑制Id‑Vd电流曲线的上翘，提高开态击穿电压。以及在所述漂移区底部设置补偿区，且与漏区相对应，以使漏区下的耗尽区向上扩展。漏区下方的漂移区内设置补偿区增强了纵向耗尽的能力，提高了纵向关态击穿电压。LDMOS器件的形成方法中，补偿区和漏区的形成工艺中使用同一块掩模版，因此在不损失器件性能并且不增加光刻层以及光刻成本的情况下，本发明同时完成了开态击穿电压和纵向关态击穿电压的优化。

公开(公告)号：CN112736103B

公开(公告)日：2022-09-20

申请号：CN202011536612.4

申请日：2020-12-23

申请人： 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

发明人： 李佳龙 ,  黄鹏 ,  范晓 ,  钱文生 ,  房子荃

IPC分类号： H01L27/146

摘要： 本申请公开了一种图像传感器的深沟槽隔离形成方法、半导体器件结构，涉及半导体制造领域。该方法包括在衬底上生长第一外延层；在第一外延层表面形成硬掩膜层；在第一外延层中形成若干个纵横排列的深沟槽；在深沟槽内形成第二外延层；通过热氧化工艺，在深沟槽内形成预定厚度的氧化层；对衬底进行回刻蚀，露出第二外延层；快速生长第三外延层，第三外延层覆盖深沟槽的顶部，第三外延层的掺杂浓度大于第二外延层的掺杂浓度；对衬底表面进行CMP处理，在衬底上形成深沟槽隔离；解决了在通过外延生长方式形成深沟槽隔离时，深沟槽交叉区域的顶部和底部容易出现缺陷的问题；达到了优化深沟槽隔离的形成工艺，提升器件性能的效果。

公开(公告)号：CN114242592A

公开(公告)日：2022-03-25

申请号：CN202111490774.3

申请日：2021-12-08

申请人： 上海华虹宏力半导体制造有限公司

发明人： 钱文生

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/423 ,  H01L29/78

摘要： 本发明公开了一种具有超级结的屏蔽栅沟槽型功率器件，将超级结与屏蔽栅相结合，在衬底中包含有沟槽，沟槽中位于下半部分的屏蔽栅以及位于上半部分的栅极，衬底表层具有体区和所述功率器件的源区，在漂移区中具有超级结结构，所述超级结结构的P柱为悬浮状态，其与沟槽之间错开，以增大P柱与沟槽之间的漂移区宽度。通过屏蔽栅的RESURF效应和柱状薄层的电荷耦合效应，降低栅漏电容Cgd，将器件的击穿电压BV最大化，并通过漂移区电阻率的降低来降低器件导通电阻。本发明还公开了具有超级结的屏蔽栅沟槽型功率器件的工艺方法，悬浮型的P柱采用多次的高能离子注入形成，P柱注入所用的掩膜版可与器件体区引出区的注入掩膜版共享，不需要制作额外的掩膜版。

公开(公告)号：CN113871456A

公开(公告)日：2021-12-31

申请号：CN202111177488.1

申请日：2021-10-09

申请人： 上海华虹宏力半导体制造有限公司

发明人： 段文婷 ,  钱文生

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 一种LDMOS器件及其形成方法，其中方法包括：在所述深阱区表面形成场氧层，沿所述第一方向上，所述场氧层包括场氧区和位于所述场氧区一端的鸟嘴区，且所述鸟嘴区位于所述第一扩散区表面，部分所述场氧区位于所述第二扩散区表面，所述场氧层在沿所述第一方向上具有第三尺寸，所述第一距离与所述第三尺寸的比例范围为小于或等于30％，所述第二距离与所述第三尺寸的比例范围为20％至80％，形成所述场氧层后，在所述第一掺杂区内形成体区，所述体区具有第一导电类型；在部分所述场氧层表面形成栅极，所述栅极还延伸至部分所述体区表面，通过选取不同的所述第一距离与所述第二距离可以实现不同的目标击穿电压性能。

公开(公告)号：CN113113415A

公开(公告)日：2021-07-13

申请号：CN202110347764.8

申请日：2021-03-31

申请人： 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

发明人： 许昭昭 ,  钱文生

IPC分类号： H01L27/11517 ,  H01L27/11521 ,  H01L27/1156

摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制作工艺。其中结构包括：衬底层，和生长在衬底层上的栅极结构；位于栅极结构两侧的衬底层中形成有源漏区；栅极结构包括相间隔的第一分栅结构和第二分栅结构；第一分栅结构和第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；第一分栅结构和第二分栅结构之间间隔有选择栅结构；控制栅结构包括P型掺杂控制栅多晶硅层。其中工艺用于形成上述浮栅型分栅闪存器件结构。本申请提供的结构及其制作工艺可以解决相关技术中为了适应器件微缩，降低器件漏电，而增加第一P型区的离子注入剂量，从而导致器件的结击穿电压降低的问题。

公开(公告)号：CN108321206B

公开(公告)日：2021-06-04

申请号：CN201810178634.4

申请日：2018-03-05

申请人： 上海华虹宏力半导体制造有限公司

发明人： 许昭昭 ,  孔蔚然 ,  钱文生 ,  房子荃

IPC分类号： H01L29/78 ,  H01L21/336

摘要： 本发明公开了一种LDMOS器件，漂移区场氧为由主体部分和底部部分叠加而成的一体成形结构，在漂移区场氧的形成区域的第一外延层表面形成有第二外延层或第二多晶硅层，对第二外延层或第二多晶硅层进行氧化形成主体部分同时对主体部分底部的第一外延层进行氧化形成底部部分；底部部分会形成一个鸟嘴从而会降低栅介质层和漂移区场氧接触处的电场强度；主体部分能保证漂移区场氧的总厚度并使减少底部部分的厚度减少。本发明还公开了一种LDMOS器件的制造方法。本发明能提高器件的击穿电压，降低器件的导通电阻和关态漏电流，还具有工艺简单的优点。

公开(公告)号：CN108807281B

公开(公告)日：2020-09-01

申请号：CN201810689887.8

申请日：2018-06-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 孔蔚然 ,  李冰寒 ,  钱文生 ,  于涛

IPC分类号： H01L21/8238

摘要： 一种半导体器件及其形成方法，方法包括：提供半导体衬底，半导体衬底包括第一区、第二区和第三区，第二区位于第一区和第三区之间；对半导体衬底进行第一离子掺杂，在半导体衬底内形成第一阱区，第一阱区内掺杂有第一离子；在半导体衬底上形成覆盖第三区表面的初始栅层；之后，对第二区和第三区的半导体衬底进行第二离子掺杂，将第二区内的第一阱区反型为第二阱区，将第三区内的第一阱区反型为第三阱区，第二阱区和第三阱区内掺杂有第二离子，第二离子与第一离子导电类型相反，第二阱区的离子浓度大于第三阱区的离子浓度；在第二阱区上形成第一栅极结构；刻蚀初始栅层，在第三阱区上形成第二栅极结构。所述方法减少了掩膜次数，降低了成本。

公开(公告)号：CN106206748B

公开(公告)日：2020-02-07

申请号：CN201610753197.5

申请日：2016-08-29

申请人： 上海华虹宏力半导体制造有限公司

发明人： 许昭昭 ,  胡君 ,  刘冬华 ,  钱文生 ,  石晶 ,  段文婷

IPC分类号： H01L29/792 ,  H01L21/336 ,  H01L27/11568

摘要： 本发明公开了一种SONOS器件，包括：P型衬底上部的N型轻掺杂耗尽区，N型轻掺杂耗尽区两侧的N型重掺杂区，顺序排布的氧化层、氮化硅层和氧化层形成ONO结构，ONO结构分别位于N型轻掺杂耗尽区和栅极多晶硅之间以及栅极多晶硅的两侧；其中，所述N型轻掺杂耗尽区是左右非对称结构。本发明还公开了上述SONOS器件的制造方法。本发明能降低从漏端耦合到沟道表面的电势，从而降低了ONO中防止存储电荷流失的电场，提高器件抗漏端干扰能力的SONOS器件结构。