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公开(公告)号：CN108763011B
公开(公告)日：2021-09-07
申请号：CN201810260752.X
申请日：2018-03-27
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G06F11/263 , G06F11/22 , G06K9/00 , G06T7/00
Abstract: 本发明提供一种SoC芯片核数检测方法、装置、系统及存储介质，上述SoC芯片核数检测方法包括步骤：获取SoC芯片上各预设扫描点的频谱信息。根据各预设扫描点的频谱信息和各预设扫描点的位置信息生成电磁辐射图像。识别电磁辐射图像中的处理核心，得到核数检测数据。上述SoC芯片核数检测方法不再需要进行SoC芯片端检测程序的开发，提高了检测效率，缩短了检测周期。而且，对于不同框架的SoC芯片具有通用性，也可以降低检测成本。
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公开(公告)号：CN108763011A
公开(公告)日：2018-11-06
申请号：CN201810260752.X
申请日：2018-03-27
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G06F11/263 , G06F11/22 , G06K9/00 , G06T7/00
CPC classification number: G06F11/263 , G06F11/2273 , G06K9/00536 , G06T7/0004 , G06T2207/10008 , G06T2207/30148
Abstract: 本发明提供一种SoC芯片核数检测方法、装置、系统及存储介质，上述SoC芯片核数检测方法包括步骤：获取SoC芯片上各预设扫描点的频谱信息。根据各预设扫描点的频谱信息和各预设扫描点的位置信息生成电磁辐射图像。识别电磁辐射图像中的处理核心，得到核数检测数据。上述SoC芯片核数检测方法不再需要进行SoC芯片端检测程序的开发，提高了检测效率，缩短了检测周期。而且，对于不同框架的SoC芯片具有通用性，也可以降低检测成本。
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公开(公告)号：CN113740707B
公开(公告)日：2024-06-18
申请号：CN202110959849.1
申请日：2021-08-20
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G01R31/28
Abstract: 本申请提供了一种芯片接口模块的环回测试电路，采用体积较小的磁珠单元与外部测试仪器相连，其数量的增加不会使得测试板的体积过于庞大，因而，其在高速多接口的芯片测试中应用时，不会出现因明显增加测试的传输距离而带来的抖动和电学间断问题，可适应于高速多接口的芯片测试。此外，由于磁珠单元其在被测信号的频率范围内处于高阻性区，因而在环回测试过程中，不仅可以有效过滤高频信号，还可以消耗高频信号感应耦合的能量，可确保被测信号的完整性，测试结果可靠不失真。
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公开(公告)号：CN110515822B
公开(公告)日：2023-05-23
申请号：CN201910818726.9
申请日：2019-08-30
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
Abstract: 本申请涉及一种中断响应时间测试方法、装置、设备和存储介质。其中，中断响应时间测试方法包括向待测处理器和陪测器件同时输出中断激励信号；接收待测处理器反馈的本地时间，以及陪测器件反馈的当前时刻，并获取待测处理器读取本地时间的读操作时长；处理当前时刻、读操作时长和本地时间，得到待测处理器本次测试的中断响应时间。通过同时向待测处理器和陪测器件输出中断激励信号，使得待测处理器执行的中断动作和陪测器件清零或锁存当前时刻的动作可以进行，从而避免了动作不一致带来的误差，使得中断响应时间的测试更加准确。获取到待测处理器读取本地时间的读操作时长，从而得到待测处理器的中断响应时间更加精确。
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公开(公告)号：CN115267492A
公开(公告)日：2022-11-01
申请号：CN202210827505.X
申请日：2022-07-14
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G01R31/28
Abstract: 本申请涉及一种无测试向量集成电路产品测试方法、装置、计算机设备、存储介质和计算机程序产品。所述方法包括：针对从属于目标集成电路产品且依赖于测试向量的目标测试项目，获取目标测试项目的功能测试用例，并将所有功能测试用例存储于存储模块中；确定目标集成电路产品的当前待测测试项目；判断当前待测测试项目是否是依赖于测试向量的目标测试项目，若是，则从存储模块中调取目标功能测试用例，通过目标功能测试用例对目标集成电路产品进行测试，获得目标集成电路产品的测试结果；根据测试结果，确定当前待测测试项目是否通过测试。从而在集成电路产品研制厂商不愿提供或者不能提供测试向量的情况下，实现对缺乏测试向量的测试项目的测试。
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Patent Agency Ranking
公开(公告)号：CN114584143B
公开(公告)日：2022-09-23
申请号：CN202210484157.0
申请日：2022-05-06
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: H03M1/10
Abstract: 本申请涉及一种模数转换器的动态寿命试验板和试验方法。该模数转换器的动态寿命试验包括：基板，以及设置于所述基板上的信号源电路；所述信号源电路的输出端，用于与置于所述动态寿命试验板的模数转换器的时钟信号端连接，以向所述模数转换器提供时钟信号；和/或，所述信号源电路的输出端，用于与置于所述动态寿命试验板的模数转换器的激励信号端连接，以向所述模数转换器提供激励信号。本申请实验板相对外界信号源体积小，成本低。
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公开(公告)号：CN113740707A
公开(公告)日：2021-12-03
申请号：CN202110959849.1
申请日：2021-08-20
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G01R31/28
Abstract: 本申请提供了一种芯片接口模块的环回测试电路，采用体积较小的磁珠单元与外部测试仪器相连，其数量的增加不会使得测试板的体积过于庞大，因而，其在高速多接口的芯片测试中应用时，不会出现因明显增加测试的传输距离而带来的抖动和电学间断问题，可适应于高速多接口的芯片测试。此外，由于磁珠单元其在被测信号的频率范围内处于高阻性区，因而在环回测试过程中，不仅可以有效过滤高频信号，还可以消耗高频信号感应耦合的能量，可确保被测信号的完整性，测试结果可靠不失真。
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公开(公告)号：CN114584143A
公开(公告)日：2022-06-03
申请号：CN202210484157.0
申请日：2022-05-06
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: H03M1/10
Abstract: 本申请涉及一种模数转换器的动态寿命试验板和试验方法。该模数转换器的动态寿命试验包括：基板，以及设置于所述基板上的信号源电路；所述信号源电路的输出端，用于与置于所述动态寿命试验板的模数转换器的时钟信号端连接，以向所述模数转换器提供时钟信号；和/或，所述信号源电路的输出端，用于与置于所述动态寿命试验板的模数转换器的激励信号端连接，以向所述模数转换器提供激励信号。本申请实验板相对外界信号源体积小，成本低。
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公开(公告)号：CN115656769A
公开(公告)日：2023-01-31
申请号：CN202211260839.X
申请日：2022-10-14
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
IPC: G01R31/28 , G01R31/317 , G01R31/3181
Abstract: 本申请涉及一种FPGA多芯片的并行测试方法、装置、计算机设备、存储介质和计算机程序产品。该方法包括：通过位于第一测试板至少两个测试位的被测FPGA芯片通过对应的管脚接收ATE测试系统测试通道的功能测试信号，根据测试信号对各被测FPGA芯片的被测功能模块并行进行功能测试，得到至少两个FPGA芯片的功能测试结果，位于第二测试板的被测FPGA芯片通过对应的管脚接收ATE测试系统测试通道的测试信号，根据测试信号进行电性能测试，得到FPGA芯片的电性能测试结果。该方法解耦了FPGA芯片的功能测试和电性能测试，通过并行进行功能测试，解决了多管脚FPGA芯片测试需求与ATE机台测试通道有限的矛盾，缩短测试时间，提高FPGA芯片的测试效率，实现批量芯片的快速测试。
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公开(公告)号：CN110515822A
公开(公告)日：2019-11-29
申请号：CN201910818726.9
申请日：2019-08-30
Applicant: 中国电子产品可靠性与环境试验研究所((工业和信息化部电子第五研究所)(中国赛宝实验室))
Abstract: 本申请涉及一种中断响应时间测试方法、装置、设备和存储介质。其中，中断响应时间测试方法包括向待测处理器和陪测器件同时输出中断激励信号；接收待测处理器反馈的本地时间，以及陪测器件反馈的当前时刻，并获取待测处理器读取本地时间的读操作时长；处理当前时刻、读操作时长和本地时间，得到待测处理器本次测试的中断响应时间。通过同时向待测处理器和陪测器件输出中断激励信号，使得待测处理器执行的中断动作和陪测器件清零或锁存当前时刻的动作可以进行，从而避免了动作不一致带来的误差，使得中断响应时间的测试更加准确。获取到待测处理器读取本地时间的读操作时长，从而得到待测处理器的中断响应时间更加精确。
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