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公开(公告)号：CN102760753A
公开(公告)日：2012-10-31
申请号：CN201210261200.3
申请日：2012-07-26
申请人： 中国电子科技集团公司第二十四研究所
摘要： 本发明公开了一种具有界面N+层的SOILDMOS半导体器件，涉及一种半导体功率器件，包括衬底硅层、介质埋层和有源顶层硅，介质埋层设置于衬底硅层与有源顶层硅之间，有源顶层硅自半导体表面至介质埋层分为N型硅层、P型硅层和N+硅层三部分；本发明采用在介质埋层与有源顶层硅间设置N+硅层，使得该器件在反向阻断状态时，界面部分耗尽的高浓度电离施主增强介质埋层电场，并有效调制有源顶层硅内电场分布，从而有效提高器件纵向耐压和器件横向耐压。同时，有源顶层硅中的P型硅层可调节该器件的RESURF条件，缓解器件击穿电压与导通电阻之间的矛盾。
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公开(公告)号：CN109120257A
公开(公告)日：2019-01-01
申请号：CN201810877178.2
申请日：2018-08-03
申请人： 中国电子科技集团公司第二十四研究所
IPC分类号： H03K23/44
摘要： 本发明提供一种低抖动分频时钟电路，包括：钟控信号产生电路，用于生成相位不同的时钟信号；低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；本发明中的时钟输入端到输出端最多经过三个逻辑门的延迟，相较于传统的基于D触发器的÷2分频时钟电路经过6个或更多逻辑门的延迟，本发明经过的逻辑门更少，延迟更小，抖动更低，具有周期稳定和低抖动特性，减少上升沿和下降沿时间，有利于低抖动特性，保证触发器输出相位差固定，并且具有较强驱动能力。
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公开(公告)号：CN110176930B
公开(公告)日：2021-08-31
申请号：CN201910454948.7
申请日：2019-05-29
申请人： 中国电子科技集团公司第二十四研究所
摘要： 本发明提供一种测量传输曲线跳变高度的多位分辨率子流水线结构，包括：一分辨率为n位的子模数转换器，用于对输入的模拟电压信号进行量化输出数字电压信号；一分辨率为n位的子数模转换器，用于将子模数转换器输出的数字电压信号转换成相应的模拟电压信号；一分辨率为n位的译码器，其用于对n位二进制输入信号进行译码，及一开关电容放大单元，用于当其处于正常模式时，对输入的模拟电压信号进行采样和残差放大；当其处于测试模式时，测量传输曲线在每个判决电平处所对应的跳变高度。本发明可在2n个时钟周期完成传输曲线高度的测量，测量速度快；将测量结果送入A/D转换器后端数字域进行校正，可提升A/D转换器线性度10‑15dB。
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公开(公告)号：CN110176930A
公开(公告)日：2019-08-27
申请号：CN201910454948.7
申请日：2019-05-29
申请人： 中国电子科技集团公司第二十四研究所
摘要： 本发明提供一种测量传输曲线跳变高度的多位分辨率子流水线结构，包括：一分辨率为n位的子模数转换器，用于对输入的模拟电压信号进行量化输出数字电压信号；一分辨率为n位的子数模转换器，用于将子模数转换器输出的数字电压信号转换成相应的模拟电压信号；一分辨率为n位的译码器，其用于对n位二进制输入信号进行译码，及一开关电容放大单元，用于当其处于正常模式时，对输入的模拟电压信号进行采样和残差放大；当其处于测试模式时，测量传输曲线在每个判决电平处所对应的跳变高度。本发明可在2n个时钟周期完成传输曲线高度的测量，测量速度快；将测量结果送入A/D转换器后端数字域进行校正，可提升A/D转换器线性度10-15dB。
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公开(公告)号：CN102760753B
公开(公告)日：2014-12-10
申请号：CN201210261200.3
申请日：2012-07-26
申请人： 中国电子科技集团公司第二十四研究所
摘要： 本发明公开了一种具有界面N+层的SOI LDMOS半导体器件，涉及一种半导体功率器件，包括衬底硅层、介质埋层和有源顶层硅，介质埋层设置于衬底硅层与有源顶层硅之间，有源顶层硅自半导体表面至介质埋层分为N型硅层、P型硅层和N+硅层三部分；本发明采用在介质埋层与有源顶层硅间设置N+硅层，使得该器件在反向阻断状态时，界面部分耗尽的高浓度电离施主增强介质埋层电场，并有效调制有源顶层硅内电场分布，从而有效提高器件纵向耐压和器件横向耐压。同时，有源顶层硅中的P型硅层可调节该器件的RESURF条件，缓解器件击穿电压与导通电阻之间的矛盾。
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公开(公告)号：CN109120257B
公开(公告)日：2020-06-12
申请号：CN201810877178.2
申请日：2018-08-03
申请人： 中国电子科技集团公司第二十四研究所
IPC分类号： H03K23/44
摘要： 本发明提供一种低抖动分频时钟电路，包括：钟控信号产生电路，用于生成相位不同的时钟信号；低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；本发明中的时钟输入端到输出端最多经过三个逻辑门的延迟，相较于传统的基于D触发器的÷2分频时钟电路经过6个或更多逻辑门的延迟，本发明经过的逻辑门更少，延迟更小，抖动更低，具有周期稳定和低抖动特性，减少上升沿和下降沿时间，有利于低抖动特性，保证触发器输出相位差固定，并且具有较强驱动能力。
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