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公开(公告)号：CN112466937B
公开(公告)日：2024-04-23
申请号：CN202011349209.0
申请日：2020-11-26
申请人： 中国科学院微电子研究所
摘要： 本发明涉及可控硅静电保护技术领域，具体涉及一种维持电压可调的SOI工艺可控硅静电放电保护结构。包括：叠放设置的多晶硅、N型阱区、P型阱区、硅膜层、埋氧层和硅衬底层；硅膜层中沿左右方向相邻设置有N型阱区和P型阱区；N型阱区的顶部和P型阱区的顶部均接触多晶硅的底部；N型阱区的上部从左到右依次设置有第一N型重掺杂区、第一P型重掺杂区和超浅沟槽隔离区；P型阱区的上部从左到右依次设置有第二N型重掺杂区和第二P型重掺杂区。本发明在N型阱区上方设置了超浅沟槽隔离区，利用超浅沟槽隔离区的绝缘能力，增加了SCR中正极到负极路径上的等效电阻，实现提高SCR的维持电压的目的，并且有效降低了SCR的漏电风险。
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公开(公告)号：CN112054061B
公开(公告)日：2024-04-05
申请号：CN202010867363.0
申请日：2020-08-25
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/786 , H01L29/06 , H01L21/762 , H01L21/336
摘要： 本发明涉及半导体技术领域，尤其涉及一种部分耗尽绝缘体上硅的体接触结构及制作方法，该部分耗尽绝缘体上硅的体接触结构，包括：底硅层、位于底硅层上的埋氧层、埋氧层上方的体区、源区、漏区、P+体接触区以及两个第一浅沟槽隔离区；体区位于所述埋氧层上方中部；源区和所述漏区分别位于体区相对的两端，两个第一浅沟槽隔离区分别嵌入体区另一相对的两端，且两个第一浅沟槽隔离区的深度小于体区的深度；P+体接触区位于源区外侧且位于埋氧层上方，使得体区与P+体接触区连接，在体区内积累的空穴会泄露到该P+体接触区，能够更好的钳制体区电位，使得阈值电压不会大幅降低，寄生双极晶体管也不易于被触发导通，进而能够很好地抑制浮体效应。
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公开(公告)号：CN112466950B
公开(公告)日：2024-03-12
申请号：CN202011358008.7
申请日：2020-11-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336
摘要： 本发明公开了一种抗边缘漏电SOI MOS结构及其形成方法，该结构通过在体接触区内设置重掺杂区，该重掺杂区的掺杂浓度超过阱区的掺杂浓度，包含体接触有源区与场注入区之间的部分交界区域，且重掺杂区的边缘与所述栅区之间间隔预设距离，使得体接触有源区局部边缘场氧与埋氧层之间夹角区域的掺杂浓度超过阱区的掺杂浓度，其中，注入窗口露出体接触有源区与场注入区之间的部分交界区域，且注入窗口的边缘与栅区之间具有一定的间隔距离。通过该方法能够有效地抑制寄生晶体管效应，形成抗边缘漏电的BTS型SOI MOS结构。
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公开(公告)号：CN112466938B
公开(公告)日：2023-11-14
申请号：CN202011349222.6
申请日：2020-11-26
申请人： 中国科学院微电子研究所
摘要： 本发明涉及可控硅静电保护技术领域，具体涉及一种应用于深亚微米级电路静电防护的可控硅器件。该结构中，N型阱区中的上部并排设置有第一N型重掺杂区和第一P型重掺杂区，以形成第一空白掺杂区；P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以形成第二空白掺杂区；多晶硅与第一空白掺杂区存在重合区域，且覆盖第二空白掺杂区的顶部；硅化物阻隔层与第一P型重掺杂区存在重合区域，并与多晶硅存在重合区域，还覆盖第二空白掺杂区的顶部中多晶硅未覆盖区域。本发明利用硅化物阻挡层良好的限流能力，提高了SCR泄放静电电流的能力，并且使SCR具备较低维持电压，满足了深亚微米级电路静电放电保护要求。
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公开(公告)号：CN116933709A
公开(公告)日：2023-10-24
申请号：CN202210320429.3
申请日：2022-03-29
申请人： 中国科学院微电子研究所
IPC分类号： G06F30/367 , G06F30/31 , G06F119/08
摘要： 本发明公开了FDSOI器件输出电流改变量提取方法，涉及半导体器件仿真技术领域。本发明在仿真平台中进行FDSOI器件的仿真，得到FDSOI器件在多个温度点下的输出电流‑栅极电压曲线，根据输出电流‑栅极电压曲线获取FDSOI器件在特定栅极电压下的输出电流改变量，可精确提取FDSOI器件在高温条件下的输出电流改变量。
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公开(公告)号：CN112491021B
公开(公告)日：2023-01-17
申请号：CN202011277041.7
申请日：2020-11-16
申请人： 中国科学院微电子研究所
摘要： 本发明属于半导体技术领域，公开了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一、第二、第三、第四、第五、第六静电阻抗器以及伪电源；端口PAD还依次通过第一以及第五静电阻抗器连接伪电源；端口PAD通过第二静电阻抗器接地；端口PAD还通过第三静电阻抗器接地；端口PAD还通过依次串联的第六以及第四静电阻抗器接地；端口PAD还通过依次串联的第一和第三静电阻抗器接地；第六与第四静电阻抗器之间连接有防护对象连接端口。本发明提供的静电放电防护钳位电路在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能。
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公开(公告)号：CN113990863A
公开(公告)日：2022-01-28
申请号：CN202111256231.5
申请日：2021-10-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/02
摘要： 本申请实施例公开了一种集成电路的静电防护方法，该方法包括：将集成电路布设于第一芯片上，集成电路包括输入端口；将静电防护电路布设于第二芯片上，静电防护电路包括第一输入接出端口、第二输入接出端口、第一二极管、第二二极管、电容、N型场效应管以及地端接出端口；将第一输入接出端口与输入端口相连，使得静电防护电路能够与集成电路相连，从而使得静电防护电路能够对集成电路进行静电防护。并且集成电路与静电防护电路布设于不同的芯片上，避免了在集成电路所在的芯片上进行静电防护设计，从而避免了由于集成电路所在芯片的基底材料限制导致无法进行静电防护设计的问题，有助于实现对静电敏感的新型材料集成电路的静电防护。
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公开(公告)号：CN112491021A
公开(公告)日：2021-03-12
申请号：CN202011277041.7
申请日：2020-11-16
申请人： 中国科学院微电子研究所
摘要： 本发明属于半导体技术领域，公开了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一、第二、第三、第四、第五、第六静电阻抗器以及伪电源；端口PAD还依次通过第一以及第五静电阻抗器连接伪电源；端口PAD通过第二静电阻抗器接地；端口PAD还通过第三静电阻抗器接地；端口PAD还通过依次串联的第六以及第四静电阻抗器接地；端口PAD还通过依次串联的第一和第三静电阻抗器接地；第六与第四静电阻抗器之间连接有防护对象连接端口。本发明提供的静电放电防护钳位电路在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能。
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公开(公告)号：CN112054062A
公开(公告)日：2020-12-08
申请号：CN202010893868.4
申请日：2020-08-31
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/786 , H01L29/06 , H01L21/336
摘要： 本发明公开了一种SOI MOSFET器件及其制备方法，器件包括：位于埋氧层上的有源区和栅极；设置于有源区边缘，并沿栅极的宽度方向向两侧延伸的部分隔离区，部分隔离区与埋氧层之间间隔有部分有源区；设置于器件最外侧的浅槽隔离区；设置于浅槽隔离区和部分隔离区之间的体接触区，从体接触区底部至埋氧层设置有深注入区，深注入区连接体接触区和有源区。本发明提供的器件及方法，用以解决现有技术中的SOI器件边缘漏电的技术问题。实现了改善SOI器件边缘漏电的技术效果。
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公开(公告)号：CN108037325A
公开(公告)日：2018-05-15
申请号：CN201711194773.8
申请日：2017-11-24
申请人： 中国科学院微电子研究所
摘要： 本发明实施例提供了一种低漏电连接器，包括：多个可伸缩连接机构，多个可伸缩连接机构的一端分别相应地与第一测试基板的第一信号电极及第一等电位电极相连；可伸缩连接机构的另一端分别相应地与第二测试基板的第二信号电极及第二等电位电极相连；地屏蔽机构安装在第一测试基板的地电极上或第二测试基板的地电极上；地连接部件连接在第一测试基板的地电极与第二测试基板的地电极之间；如此，因低漏电连接器可在保持低漏电性能下方便地将第一测试基板和第二测试基板PIN脚间的电学连接，并能根据待连接的PIN脚数量确定低漏电连接器的数量，进而可以利用多个低漏电连接器对多PIN脚的低漏电测试基板进行连接、测试，提高了测试效率。
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