公开(公告)号：CN118763065A

公开(公告)日：2024-10-11

申请号：CN202410870874.6

申请日：2024-06-28

申请人： 中国科学院微电子研究所

发明人： 李博 ,  程添翼 ,  朱慧平 ,  刘凡宇 ,  王成成 ,  王磊 ,  李多力 ,  卢维尔 ,  周虹珊

IPC分类号： H01L23/492 ,  H01L21/50

摘要： 本发明公开了一种异质键合结构的制作方法，涉及半导体技术领域，以解决最终获得的异质键合结构界面处晶格失配严重，影响界面键合质量的问题。所述异质键合结构的制作方法包括：提供第一基底和第二基底；在第一基底上形成第一过渡层，以获得第一结构；第一过渡层和第一基底之间的晶格失配度小于或等于5％；在第二基底上形成第二过渡层，以获得第二结构；第二过渡层和第二基底之间的晶格失配度小于或等于5％；第一过渡层和第二过渡层之间的晶格失配度小于或等于5％；将第一结构所包括的第一过渡层和第二结构所包括的第二过渡层键合，以获得异质键合结构。

公开(公告)号：CN112054025B

公开(公告)日：2023-11-14

申请号：CN202010894212.4

申请日：2020-08-31

申请人： 中国科学院微电子研究所

发明人： 李多力 ,  王家佳 ,  曾传滨 ,  罗家俊 ,  韩郑生

IPC分类号： H01L27/092 ,  H01L21/8238 ,  H01L29/06 ,  H01L29/786

摘要： 本发明公开了一种串联SOI MOSFET器件结构及其制备方法，包括：位于埋氧层上的半导体材料层和栅极，设置于串联器件的有源区与栅极相交的边缘，并沿栅极的宽度方向向两侧延伸的部分隔离区；设置于串联器件最外侧的浅槽隔离区；设置于串联器件的有源区与栅极不相交的边缘的体接触区，设置于半导体材料层表面的导通层，所述导通层覆盖短接所述体接触区和相邻的源区，以使所述体接触区域与相邻的源区共用导电接触孔。本发明提供的器结构件及方法，用以解决现有技术中的串联SOI MOSFET器件芯片面积开销大和布线复杂的技术问题。实现了减少面积占用和减少布线复杂度的技术效果。

公开(公告)号：CN112466953B

公开(公告)日：2023-03-28

申请号：CN202011366925.X

申请日：2020-11-27

申请人： 中国科学院微电子研究所

发明人： 高林春 ,  曾传滨 ,  闫薇薇 ,  李晓静 ,  李多力 ,  单梁 ,  钱频 ,  张颢译 ,  倪涛 ,  罗家俊 ,  韩郑生

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/36 ,  H01L21/336

摘要： 本发明涉及半导体技术领域，尤其涉及一种H型体接触SOI MOSFET器件及其制作方法，该器件包括：SOI衬底；位于SOI衬底上的有源区和有源区外围的场氧隔离区，位于有源区边缘的场注入区；其中，有源区包括：源区、漏区、P阱、H型栅区以及体接触区，源区、漏区分别位于H型栅区开口处，P阱位于源区和漏区之间，体接触区位于H型栅区宽度方向的两端；体接触区上设置有注入窗口,定义为高浓度注入区，高浓度注入区包括场注入区，高浓度注入区使得场氧隔离区与SOI衬底埋氧层之间夹角处的掺杂浓度大于P阱的掺杂浓度，通过将场氧隔离区与SOI衬底的埋氧层之间的夹角处的掺杂浓度提升，有效抑制器件关态漏电增大问题，显著提高器件的可靠性和工程应用水平。

公开(公告)号：CN113224167B

公开(公告)日：2022-10-11

申请号：CN202110461719.5

申请日：2021-04-27

申请人： 中国科学院微电子研究所

发明人： 陆芃 ,  任洪宇 ,  李博 ,  刘凡宇 ,  李多力 ,  卜建辉 ,  刘海南 ,  赵发展 ,  韩郑生

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/41 ,  H01L21/336 ,  H01L21/28

摘要： 本发明公开一种半导体器件及其制造方法，涉及半导体器件技术领域，用于解决基于SOI平台的MOSFET器件由于埋氧层中易产生大量辐射诱发的陷阱俘获电荷，从而影响前端MOSFET的性能的问题。所述半导体器件包括：SOI衬底；自下而上层叠形成在SOI衬底上的电荷俘获结构以及第一半导体层，电荷俘获结构为介质层叠层结构；以及形成在SOI衬底的第二半导体层上的体接触电极，当体接触电极被施加电压时，电荷俘获结构用于俘获第一半导体层的电荷，以形成第一电场，第一电场用于中和电荷俘获结构由于辐射效应产生的第二电场。所述半导体器件制造方法用于制造包括上述技术方案所提的半导体器件。

公开(公告)号：CN109884414B

公开(公告)日：2021-07-13

申请号：CN201910070909.7

申请日：2019-01-25

申请人： 中国科学院微电子研究所

发明人： 闫薇薇 ,  曾传滨 ,  高林春 ,  李晓静 ,  倪涛 ,  李多力 ,  罗家俊 ,  韩郑生

IPC分类号： G01R29/24

摘要： 本发明公开了一种高灵敏度高能粒子离化电荷测试电路，包括M个高能粒子捕获模块、M个信号放大模块以及M个信号探测模块，M为不小于2的正整数；所述高能粒子捕获模块包括N个并联的场效应晶体管，所述场效应晶体管用于捕获高能粒子，并在捕获到高能粒子时产生流过自身的瞬态电流信号，使所述高能粒子捕获模块的输出端的电位发生变化，N为正整数；所述信号放大模块用于放大对应的高能粒子捕获模块的输出端的电位变化，产生放大信号；所述信号探测模块用于探测对应的信号放大模块产生的放大信号，并在探测到所述放大信号时输出测试信号。本发明提供的高灵敏度高能粒子离化电荷测试电路，能够测试高能粒子离化电荷云半径及影响范围。

公开(公告)号：CN109860097B

公开(公告)日：2021-05-04

申请号：CN201811618362.1

申请日：2018-12-28

申请人： 中国科学院微电子研究所

发明人： 郑中山 ,  朱慧平 ,  孔延梅 ,  李多力 ,  李博 ,  罗家俊 ,  韩郑生 ,  焦斌斌

IPC分类号： H01L21/762 ,  H01L27/12

摘要： 本发明公开一种绝缘体上硅材料及其抗总剂量辐射的加固方法，方法包括：在第一半导体衬底上制备第一介质埋层，在第二半导体衬底上制备第二介质埋层；在第一介质埋层上制备高k介质层；叠加连接所述高k介质层和所述第二介质埋层，形成绝缘体上硅材料。本发明通过提供一种绝缘体上硅材料及其抗总剂量辐射的加固方法，在实现辐射加固的同时，也避免了顶层半导体材料的损伤。

公开(公告)号：CN108807522B

公开(公告)日：2021-04-27

申请号：CN201810582456.1

申请日：2018-06-07

申请人： 中国科学院微电子研究所

发明人： 卜建辉 ,  李多力 ,  蔡小五 ,  罗家俊 ,  韩郑生

IPC分类号： H01L29/739 ,  H01L21/331 ,  H01L29/06

摘要： 本发明公开了一种N型隧穿场效应晶体管及其制作方法，该晶体管包括：半导体衬底；沟道区，形成于所述半导体衬底上；P型源区，形成于所述半导体衬底上，位于所述沟道区的第一侧，所述P型源区具有P+型掺杂；N型漏区，形成于所述半导体衬底上，位于所述沟道区中与所述第一侧相对的第二侧，所述N型漏区具有N+型掺杂；栅极，设置在所述沟道区的第三侧，所述栅极与所述沟道区间设置有栅氧层；隔离区，设置在所述沟道区与所述N型漏区间的漏体结所在区域处，所述隔离区填充有预设隔离氧化物，所述隔离区与所述栅氧层交叠，所述隔离区用于隔离所述N型漏区与所述沟道区间的电子，避免在所述漏体结所在区域处发生隧穿。

公开(公告)号：CN112491020A

公开(公告)日：2021-03-12

申请号：CN202011277025.8

申请日：2020-11-16

申请人： 中国科学院微电子研究所

发明人： 李晓静 ,  曾传滨 ,  高林春 ,  闫薇薇 ,  倪涛 ,  王加鑫 ,  李多力 ,  罗家俊 ,  韩郑生

IPC分类号： H02H9/00 ,  H02H9/02

摘要： 本发明属于半导体技术领域，公开了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一、第二、第三、第四、第五静电阻抗器以及伪电源；端口PAD通过第一静电阻抗器连接伪电源；端口PAD通过第二静电阻抗器接地；端口PAD还通过第三静电阻抗器接地；端口PAD还依次通过第五以及第四静电阻抗器接地；第一静电阻抗器与伪电源的连接点通过第三静电阻抗器接地；其中，第五与第四静电阻抗器的连接点设置有防护对象连接端口。本发明提供的静电放电防护钳位电路在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能。

公开(公告)号：CN112466951A

公开(公告)日：2021-03-09

申请号：CN202011363637.9

申请日：2020-11-27

申请人： 中国科学院微电子研究所

发明人： 高林春 ,  曾传滨 ,  李晓静 ,  闫薇薇 ,  李多力 ,  单梁 ,  钱频 ,  张颢译 ,  倪涛 ,  罗家俊 ,  韩郑生

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/36 ,  H01L21/336

摘要： 本发明提供一种MOS器件及避免MOS器件寄生晶体管开启的方法，包括：硅衬底、位于硅衬底上方的场氧区、有源区、阱区、体引出区、栅介质层及H型栅条；位于有源区边缘的场注入区；有源区包括源区、漏区以及沟道区，体引出区设置于H型栅条宽度方向的一侧；体引出区上设置有注入窗口，场氧区背面与硅衬底之间的交界面区域为重掺杂区域；重掺杂区的掺杂浓度高于阱区的掺杂浓度；二次离子注入的深度大于或等于源区及漏区的离子注入深度；如此，通过在体引出区上方增加一个窗口，沿注入窗口进行二次离子注入，确保场氧区边缘具有足够高的掺杂浓度，不会导致寄生晶体管开启，从而抑制MOS器件的关态漏电，提高MOS器件的电学特性。

公开(公告)号：CN112466938A

公开(公告)日：2021-03-09

申请号：CN202011349222.6

申请日：2020-11-26

申请人： 中国科学院微电子研究所

发明人： 曾传滨 ,  李晓静 ,  闫薇薇 ,  高林春 ,  倪涛 ,  单梁 ,  王加鑫 ,  李多力 ,  赵发展 ,  罗家俊 ,  韩郑生

IPC分类号： H01L29/74 ,  H01L29/06 ,  H01L27/02

摘要： 本发明涉及可控硅静电保护技术领域，具体涉及一种应用于深亚微米级电路静电防护的可控硅器件。该结构中，N型阱区中的上部并排设置有第一N型重掺杂区和第一P型重掺杂区，以形成第一空白掺杂区；P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以形成第二空白掺杂区；多晶硅与第一空白掺杂区存在重合区域，且覆盖第二空白掺杂区的顶部；硅化物阻隔层与第一P型重掺杂区存在重合区域，并与多晶硅存在重合区域，还覆盖第二空白掺杂区的顶部中多晶硅未覆盖区域。本发明利用硅化物阻挡层良好的限流能力，提高了SCR泄放静电电流的能力，并且使SCR具备较低维持电压，满足了深亚微米级电路静电放电保护要求。