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公开(公告)号：CN118919532A
公开(公告)日：2024-11-08
申请号：CN202310512209.5
申请日：2023-05-08
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/02
摘要： 本申请提供了一种静电放电防护结构及静电放电防护电路，位于衬底一侧的中间半导体层；中间半导体层包括第一阱区和分别位于第一阱区两端的第一N型重掺杂区和第一P型重掺杂区，第一N型重掺杂区用于连接电源负极，第一P型重掺杂区用于连接电源正极；位于中间半导体层远离衬底一侧的第一埋氧层；位于第一埋氧层远离衬底一侧的顶层半导体层；顶层半导体层包括第二阱区和分别位于第二阱区两端的第二重掺杂区；第二重掺杂区分别用于连接电源负极和电源正极；位于顶层半导体层的第二阱区远离衬底一侧的半导体材料层。通过金属‑氧化物半导体场效应晶体管和二极管的并联，在相同芯片面积的情况下，可增加电流泄放能力，提升该器件结构静电放电鲁棒性。
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公开(公告)号：CN112466937B
公开(公告)日：2024-04-23
申请号：CN202011349209.0
申请日：2020-11-26
申请人： 中国科学院微电子研究所
摘要： 本发明涉及可控硅静电保护技术领域，具体涉及一种维持电压可调的SOI工艺可控硅静电放电保护结构。包括：叠放设置的多晶硅、N型阱区、P型阱区、硅膜层、埋氧层和硅衬底层；硅膜层中沿左右方向相邻设置有N型阱区和P型阱区；N型阱区的顶部和P型阱区的顶部均接触多晶硅的底部；N型阱区的上部从左到右依次设置有第一N型重掺杂区、第一P型重掺杂区和超浅沟槽隔离区；P型阱区的上部从左到右依次设置有第二N型重掺杂区和第二P型重掺杂区。本发明在N型阱区上方设置了超浅沟槽隔离区，利用超浅沟槽隔离区的绝缘能力，增加了SCR中正极到负极路径上的等效电阻，实现提高SCR的维持电压的目的，并且有效降低了SCR的漏电风险。
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公开(公告)号：CN112054061B
公开(公告)日：2024-04-05
申请号：CN202010867363.0
申请日：2020-08-25
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/786 , H01L29/06 , H01L21/762 , H01L21/336
摘要： 本发明涉及半导体技术领域，尤其涉及一种部分耗尽绝缘体上硅的体接触结构及制作方法，该部分耗尽绝缘体上硅的体接触结构，包括：底硅层、位于底硅层上的埋氧层、埋氧层上方的体区、源区、漏区、P+体接触区以及两个第一浅沟槽隔离区；体区位于所述埋氧层上方中部；源区和所述漏区分别位于体区相对的两端，两个第一浅沟槽隔离区分别嵌入体区另一相对的两端，且两个第一浅沟槽隔离区的深度小于体区的深度；P+体接触区位于源区外侧且位于埋氧层上方，使得体区与P+体接触区连接，在体区内积累的空穴会泄露到该P+体接触区，能够更好的钳制体区电位，使得阈值电压不会大幅降低，寄生双极晶体管也不易于被触发导通，进而能够很好地抑制浮体效应。
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公开(公告)号：CN112466950B
公开(公告)日：2024-03-12
申请号：CN202011358008.7
申请日：2020-11-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336
摘要： 本发明公开了一种抗边缘漏电SOI MOS结构及其形成方法，该结构通过在体接触区内设置重掺杂区，该重掺杂区的掺杂浓度超过阱区的掺杂浓度，包含体接触有源区与场注入区之间的部分交界区域，且重掺杂区的边缘与所述栅区之间间隔预设距离，使得体接触有源区局部边缘场氧与埋氧层之间夹角区域的掺杂浓度超过阱区的掺杂浓度，其中，注入窗口露出体接触有源区与场注入区之间的部分交界区域，且注入窗口的边缘与栅区之间具有一定的间隔距离。通过该方法能够有效地抑制寄生晶体管效应，形成抗边缘漏电的BTS型SOI MOS结构。
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公开(公告)号：CN112466938B
公开(公告)日：2023-11-14
申请号：CN202011349222.6
申请日：2020-11-26
申请人： 中国科学院微电子研究所
摘要： 本发明涉及可控硅静电保护技术领域，具体涉及一种应用于深亚微米级电路静电防护的可控硅器件。该结构中，N型阱区中的上部并排设置有第一N型重掺杂区和第一P型重掺杂区，以形成第一空白掺杂区；P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以形成第二空白掺杂区；多晶硅与第一空白掺杂区存在重合区域，且覆盖第二空白掺杂区的顶部；硅化物阻隔层与第一P型重掺杂区存在重合区域，并与多晶硅存在重合区域，还覆盖第二空白掺杂区的顶部中多晶硅未覆盖区域。本发明利用硅化物阻挡层良好的限流能力，提高了SCR泄放静电电流的能力，并且使SCR具备较低维持电压，满足了深亚微米级电路静电放电保护要求。
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公开(公告)号：CN116933709A
公开(公告)日：2023-10-24
申请号：CN202210320429.3
申请日：2022-03-29
申请人： 中国科学院微电子研究所
IPC分类号： G06F30/367 , G06F30/31 , G06F119/08
摘要： 本发明公开了FDSOI器件输出电流改变量提取方法，涉及半导体器件仿真技术领域。本发明在仿真平台中进行FDSOI器件的仿真，得到FDSOI器件在多个温度点下的输出电流‑栅极电压曲线，根据输出电流‑栅极电压曲线获取FDSOI器件在特定栅极电压下的输出电流改变量，可精确提取FDSOI器件在高温条件下的输出电流改变量。
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公开(公告)号：CN112491021B
公开(公告)日：2023-01-17
申请号：CN202011277041.7
申请日：2020-11-16
申请人： 中国科学院微电子研究所
摘要： 本发明属于半导体技术领域，公开了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一、第二、第三、第四、第五、第六静电阻抗器以及伪电源；端口PAD还依次通过第一以及第五静电阻抗器连接伪电源；端口PAD通过第二静电阻抗器接地；端口PAD还通过第三静电阻抗器接地；端口PAD还通过依次串联的第六以及第四静电阻抗器接地；端口PAD还通过依次串联的第一和第三静电阻抗器接地；第六与第四静电阻抗器之间连接有防护对象连接端口。本发明提供的静电放电防护钳位电路在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能。
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公开(公告)号：CN115172337A
公开(公告)日：2022-10-11
申请号：CN202210916549.X
申请日：2022-08-01
申请人： 中国科学院微电子研究所
IPC分类号： H01L23/60
摘要： 本申请涉及半导体技术领域，尤其涉及一种用于碳基集成电路的静电防护方法，所述方法包括，准备硅衬底；使用所述硅衬底制备静电防护电路和与所述碳基集成电路互联的窗口；在所述静电防护电路上制备碳纳米管；使用所述碳纳米管制备所述碳基集成电路；将所述静电防护电路与所述碳基集成电路互联。通过本申请提供的方法，实现对碳基集成电路的静电防护，同时能避免传统片上静电防护设计需占据片上面积、浪费片上资源的问题。
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公开(公告)号：CN113990863A
公开(公告)日：2022-01-28
申请号：CN202111256231.5
申请日：2021-10-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/02
摘要： 本申请实施例公开了一种集成电路的静电防护方法，该方法包括：将集成电路布设于第一芯片上，集成电路包括输入端口；将静电防护电路布设于第二芯片上，静电防护电路包括第一输入接出端口、第二输入接出端口、第一二极管、第二二极管、电容、N型场效应管以及地端接出端口；将第一输入接出端口与输入端口相连，使得静电防护电路能够与集成电路相连，从而使得静电防护电路能够对集成电路进行静电防护。并且集成电路与静电防护电路布设于不同的芯片上，避免了在集成电路所在的芯片上进行静电防护设计，从而避免了由于集成电路所在芯片的基底材料限制导致无法进行静电防护设计的问题，有助于实现对静电敏感的新型材料集成电路的静电防护。
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公开(公告)号：CN113644055A
公开(公告)日：2021-11-12
申请号：CN202110740270.6
申请日：2021-06-30
申请人： 中国科学院微电子研究所
IPC分类号： H01L23/62 , H01L29/78 , H01L21/336
摘要： 本发明公开了一种半导体功率器件及其制备方法，其中所述半导体功率器件包括：衬底、形成于所述衬底之上的至少一个接触区、形成于所述接触区上表面的引出、形成于所述引出之上的通孔结构；其中，所述通孔结构包括第一金属层和第二金属层，在所述第一金属层和所述第二金属层之间填充隔离介质层，并使用预设结构材料连接所述第一金属层和所述第二金属层，以在流经所述半导体功率器件的电流过载时利用所述预设结构材料的电流材料影响特性对所述半导体功率器件进行短路保护。采用本申请，能起到高效地栅源或漏源短路保护作用，满足半导体功率器件的高可靠性要求。
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