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公开(公告)号：CN115172168B
公开(公告)日：2024-10-01
申请号：CN202210810604.7
申请日：2022-07-11
申请人： 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L27/088
摘要： 本发明涉及一种多阈值堆叠纳米片GAA‑FET器件阵列的制备方法，其中，器件环绕式栅极中的高k介质层的形成过程为：首先界面氧化后沉积覆盖无极性高k介质层，然后沉积覆盖第一类极性高k介质层，进行退火，然后通过刻蚀工艺在部分器件阵列中去除，以便后继形成第一类器件阈值；再沉积覆盖第二类极性高k介质，进行退火，然后再通过刻蚀工艺在部分器件阵列中去除，形成第二类器件阈值，并以此通过不同覆盖区域组合获得更多的器件阈值。本发明在GAA‑FET器件阵列集成制造中通过不同极性叠层高k介质层覆盖来改变界面氧化层中Si‑O极性强度，以此来实现不同器件阈值的制造方法。
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公开(公告)号：CN115274448A
公开(公告)日：2022-11-01
申请号：CN202210810614.0
申请日：2022-07-11
申请人： 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423 , H01L27/088
摘要： 本发明涉及一种多阈值堆叠纳米片GAA‑FET器件阵列及其制备方法，其中，多阈值堆叠纳米片GAA‑FET器件阵列包括两组或多组GAA‑FET器件，每组GAA‑FET器件包括：所述GAA‑FET器件阵列中每组所述GAA‑FET器件中的纳米片堆栈部总高度相同，其中第一组GAA‑FET器件中纳米片厚度大于第二GAA‑FET器件单元中纳米片厚度，第一组GAA‑FET器件中环绕式栅极中的金属栅厚度小于第二组GAA‑FET器件中环绕式栅极中的金属栅厚度，以此在后继工艺中获得不同的器件阈值。本发明的技术方案通过不同纳米片沟道厚度与上下间距以实现不同厚度金属栅薄膜填充，可以精确控制器件多阈值。
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公开(公告)号：CN115172168A
公开(公告)日：2022-10-11
申请号：CN202210810604.7
申请日：2022-07-11
申请人： 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L27/088
摘要： 本发明涉及一种多阈值堆叠纳米片GAA‑FET器件阵列的制备方法，其中，器件环绕式栅极中的高k介质层的形成过程为：首先界面氧化后沉积覆盖无极性高k介质层，然后沉积覆盖第一类极性高k介质层，进行退火，然后通过刻蚀工艺在部分器件阵列中去除，以便后继形成第一类器件阈值；再沉积覆盖第二类极性高k介质，进行退火，然后再通过刻蚀工艺在部分器件阵列中去除，形成第二类器件阈值，并以此通过不同覆盖区域组合获得更多的器件阈值。本发明在GAA‑FET器件阵列集成制造中通过不同极性叠层高k介质层覆盖来改变界面氧化层中Si‑O极性强度，以此来实现不同器件阈值的制造方法。
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公开(公告)号：CN114551357A
公开(公告)日：2022-05-27
申请号：CN202210159294.7
申请日：2022-02-21
申请人： 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明提供一种堆叠纳米片环栅CMOS器件及其制备方法，CMOS器件包括：衬底，形成于衬底NMOS区域上方的第一NMOS和第二NMOS，第一NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、NMOS功函数层和导电金属层，第二NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、NMOS功函数层和导电金属层；形成于衬底PMOS区域上方的第一PMOS和第二PMOS，第一PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、PMOS功函数层和导电金属层，第二PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、PMOS功函数层和导电金属层。
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公开(公告)号：CN114551357B
公开(公告)日：2024-08-20
申请号：CN202210159294.7
申请日：2022-02-21
申请人： 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明提供一种堆叠纳米片环栅CMOS器件及其制备方法，CMOS器件包括：衬底，形成于衬底NMOS区域上方的第一NMOS和第二NMOS，第一NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、NMOS功函数层和导电金属层，第二NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、NMOS功函数层和导电金属层；形成于衬底PMOS区域上方的第一PMOS和第二PMOS，第一PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、PMOS功函数层和导电金属层，第二PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、PMOS功函数层和导电金属层。
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公开(公告)号：CN114582805A
公开(公告)日：2022-06-03
申请号：CN202210169094.X
申请日：2022-02-23
申请人： 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
IPC分类号： H01L21/8238 , H01L21/336 , H01L27/092
摘要： 本发明涉及一种环绕栅极晶体管及其制备方法。一种环绕栅极晶体管的制备方法采用如下方法形成栅介质：先形成第一高k介质层，然后去除部分区域的第一高k介质层；再形成第二高k介质层；其中，所述第一高k介质层和所述第二高k介质层具有不同的电负性或者不同的原子半径。本发明利用不同区域上两个高k介质层的不同结构来形成不同器件阈值，为器件的多阈值集成提供了更好的选择性。
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公开(公告)号：CN118366992A
公开(公告)日：2024-07-19
申请号：CN202410479429.7
申请日：2024-04-19
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/092 , H01L29/51 , H01L21/8238 , B82Y10/00 , B82Y30/00 , B82Y40/00
摘要： 本申请提供一种半导体器件及其制造方法，半导体器件包括：衬底，衬底包括N型区域和P型区域分别设置在N型区域和P型区域的第一纳米片和第二纳米片。可以在第一纳米片或第二纳米片的表面设置环绕其的第一介质层，也就是说，第一栅极和第一纳米片之间设置有第一介质层或第二栅极和第二纳米片之间设置有第一介质层。第一介质层为第一类型高k介质层或第二类型高k介质层。无论第一介质层是哪一种类型的高k介质层，都能够极化产生电场，从而利用电场调控半导体器件的阈值。相较于仅仅利用功函数层对半导体器件的阈值进行控制，利用第一介质层辅助半导体器件进行阈值控制更为精确，能够实现阈值的精细、多级控制及大范围调控，从而提高器件性能。
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公开(公告)号：CN118366993A
公开(公告)日：2024-07-19
申请号：CN202410479444.1
申请日：2024-04-19
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/092 , H01L29/51 , H01L21/8238 , B82Y10/00 , B82Y30/00 , B82Y40/00
摘要： 本申请提供一种堆叠纳米片环栅场效应晶体管及其制造方法，衬底具有多个第一掺杂区域和多个第二掺杂区域，第一掺杂区域上方具有堆叠的多个第一半导体层，第二掺杂区域上方具有堆叠的多个第二半导体层；在多个第一半导体层之间，以及多个第二介质层之间，具有依次包围的界面氧化层、隔离层、第一高k介质层、第二高k介质层和金属栅，位于第一目标区域内的第一高k介质层的第一厚度，与位于第二目标区域内的第一高k介质层的第二厚度不同。实现CMOS器件多阈值与单种器件多阈值，另外，第一高k介质层和第二高k介质层位于隔离层的外侧，能够降低阈值电压的调整范围，从而能够更加精细的调整阈值电压变化，实现对阈值电压的精确调整。
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公开(公告)号：CN115799256A
公开(公告)日：2023-03-14
申请号：CN202211549643.2
申请日：2022-12-05
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/088 , H01L27/092 , H01L21/8238 , H01L21/8234
摘要： 本发明属于半导体技术领域，具体涉及一种半导体器件及其制备方法。本发明设计的半导体器件包含衬底，位于衬底上方的NMOS区和PMOS区；其中，NMOS区包含第一NMOS区与第二NMOS区，第一NMOS区包含第一纳米片阵列，第二NMOS区包含第二纳米片阵列；PMOS区包含第一PMOS区与第二PMOS区，第一PMOS区包含第三纳米片阵列，第二PMOS区包含第四纳米片阵列；且第一纳米片阵列、第二纳米片阵列、第三纳米片阵列、第四纳米片阵列中每个纳米片沟道的外侧分别环绕有栅极电介质层，该栅极电介质层包含界面层，且该栅极电介质层还包含依次覆盖界面层的第一高k介质层、第二高k介质层与第三高k介质层；或者该栅极电介质层还包含依次覆盖界面层的第三高k介质层、第二高k介质层与第一高k介质层；其中，第一高k介质层与第三高k介质层的极性不同，第一高k介质层与第二高k介质层形成的电偶极子电场与第三高k介质层与第二高k介质层形成的电偶极子电场不同，在退火后改变IL中Si‑O极性强度，以此来实现器件不同位置的阈值调控。
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公开(公告)号：CN115719707A
公开(公告)日：2023-02-28
申请号：CN202211520488.1
申请日：2022-11-30
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06 , H01L29/10 , H01L29/08 , H01L29/423
摘要： 本申请提供一种围栅器件及其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。
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