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公开(公告)号：CN114553389B
公开(公告)日：2023-06-16
申请号：CN202210175120.X
申请日：2022-02-24
申请人： 中电科申泰信息科技有限公司
摘要： 本发明公开一种高速数据Rapidio自适应接口新型自适应验证方法，属于芯片验证领域。高速数据Rapidio接口控制端加载并解析高速数据协议，与物理编码层进行数据交互；物理编码层包括数据编码和CRC校验编码，将高速数据Rapidio接口控制端传输的数据进行编码和时钟同步，并将编码的数据和同步的时钟分别传输到数据转换模块和时钟转换模块；时钟转换模块和数据转换模块根据物理编码层与物理介质接入层的数据位宽比，进行数据位宽和时钟频率转换并传输至物理介质接入层；物理介质接入层将同步转换的数据与时钟进行数据串行化。本发明自适应的解决了高速数据Rapidio接口中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题。
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公开(公告)号：CN114564432B
公开(公告)日：2023-05-09
申请号：CN202210214689.2
申请日：2022-03-04
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F13/40
摘要： 本发明涉及一种基于FPGA的高速数据SATA接口新型验证模组及方法，属于芯片验证中的FPGA原型验证领域。新型高速数据SATA接口的验证模组主要包括高速数据SATA接口控制模块、时钟转换模块、复位模块、K码检测模块以及PMA模块。所述高速数据SATA接口控制模块主要是加载和解析高速数据协议；时钟转换模块是将参考时钟进行分频、处理；复位模块主要是控制链路数据传输的稳定性；K码检测模块主要作用是分析8B/10B编码之后、解码之前的数据；PMA模块主要用于数据的串行化和解串。本发明解决了在SATA接口的FPGA板级验证过程中无法快速定位错误的问题，提出了一种“验证+检测”的新型验证方法，提高了芯片验证效率以及IP复用率。
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公开(公告)号：CN118821689B
公开(公告)日：2024-11-19
申请号：CN202411312940.4
申请日：2024-09-20
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F30/331 , G06F13/40 , G06F115/08
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公开(公告)号：CN117113891A
公开(公告)日：2023-11-24
申请号：CN202311127254.5
申请日：2023-09-04
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F30/33 , G06F30/327 , G06F15/78 , G06F119/02
摘要： 本发明涉及基于FPGA的多节点缓存一致性系统验证模组及方法，所述验证模组基于FPGA的多节点缓存一致性系统设计，验证模组包括读写控制单元、指令收发保留站、指令提交仲裁单元，以及待测多请求节点的缓存一致性系统DUT；读写控制单元控制外部存储器的读写，将外部存储器读到指令数据发送到指令收发保留站，将指令收发保留站释放的完成了的指令信息写回到外部存储。指令收发保留站具有的指令信息接收、存储、发送以及提交释放的功能；所述指令提交仲裁单元对完成指令具有竞争仲裁和缓存提交的功能，将完成指令提交给指令收发保留站。本发明验证模组和方法针对多节点缓存一致性系统验证有着灵活的适配性和可扩展性。
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公开(公告)号：CN115825693A
公开(公告)日：2023-03-21
申请号：CN202211439708.8
申请日：2022-11-17
申请人： 中电科申泰信息科技有限公司
IPC分类号： G01R31/28 , G01R31/3185
摘要： 本发明公开一种基于FPGA的集成电路测试系统，属于集成电路测试领域。该集成电路测试系统集成在FPGA上，包括接口功能单元、可配置扫描链模块、功能配置模块、IO功能映射控制模块、系统控制模块，数据采样上传模块。接口功能单元将接口功能进行模块化配置；可配置扫描链模块配置扫描链的仿真序列信息；功能配置模块配置FPGA的接口功能单元、可配置扫描链模块的功能；IO功能映射控制模块对与待测集成电路的相连的、测试系统的IO管脚进行与功能匹配的重映射；系统控制模块接收上位机的配置信息，控制配置接口功能单元的接口功能初始化以及使能；数据采样上传模块读取状态控制模块的状态，将扫描链测试以及功能测试结果通过串口分别上传给上位机。
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公开(公告)号：CN114553389A
公开(公告)日：2022-05-27
申请号：CN202210175120.X
申请日：2022-02-24
申请人： 中电科申泰信息科技有限公司
摘要： 本发明公开一种高速数据Rapidio自适应接口新型自适应验证方法，属于芯片验证领域。高速数据Rapidio接口控制端加载并解析高速数据协议，与物理编码层进行数据交互；物理编码层包括数据编码和CRC校验编码，将高速数据Rapidio接口控制端传输的数据进行编码和时钟同步，并将编码的数据和同步的时钟分别传输到数据转换模块和时钟转换模块；时钟转换模块和数据转换模块根据物理编码层与物理介质接入层的数据位宽比，进行数据位宽和时钟频率转换并传输至物理介质接入层；物理介质接入层将同步转换的数据与时钟进行数据串行化。本发明自适应的解决了高速数据Rapidio接口中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题。
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公开(公告)号：CN118821689A
公开(公告)日：2024-10-22
申请号：CN202411312940.4
申请日：2024-09-20
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F30/331 , G06F13/40 , G06F115/08
摘要： 本发明属于芯片验证技术领域，特别涉及一种基于FPGA的异步PCIE接口验证模组及方法。包括：发送通路，在所述发送通路中，异步FIFO控制模块将PCIE接口控制模块发送过来的异步数据写到异步FIFO模块中，异步FIFO模块将异步数据同步到PCIE_PHY模块时钟域后，发送到位宽转换模块，位宽转换模块将转换后的数据发送到PCIE_PHY模块进行串行化，最后将串行化的数据传输到PCIE_PHY模块的Serdes发送TX差分通路上。本发明为了满足跨FPGA之间的时序要求，接口均采用异步设计，同时增加位宽转换逻辑以解决PCIE接口控制模块的数据有效位和FPGA平台物理媒体层之间的数据有效位不匹配的问题，提高了IP验证的复用率。
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公开(公告)号：CN115825698A
公开(公告)日：2023-03-21
申请号：CN202211576236.0
申请日：2022-12-09
申请人： 中电科申泰信息科技有限公司
IPC分类号： G01R31/28 , G01R31/3185
摘要： 本发明涉及集成电路测试技术领域，特别涉及一种新型基于FPGA的可动态配置扫描链电路测试系统及方法，所述测试系统集成在FPGA芯片上，包含扫描链配置单元、序列发生单元、序列采样单元、序列解码单元、可配置序列比较单元、差错计数器、状态控制器、AXI总线控制器、可配置分频器。扫描链配置单元，包含AXI总线下发配置的扫描链的发生序列信息、预计结果输出信息、扫描链通道数、扫描链通道使能、频率分频系数信息，分别用于序列发生单元的输入。本发明解决了目前集成电路扫描链测试的设备过度专业化、单一化问题，同时还解决了其他基于FPGA的扫描链测试设计的复用性低、设计重复冗余、不利于兼容以及扩展的问题。
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公开(公告)号：CN114564432A
公开(公告)日：2022-05-31
申请号：CN202210214689.2
申请日：2022-03-04
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F13/40
摘要： 本发明涉及一种基于FPGA的高速数据SATA接口新型验证模组及方法，属于芯片验证中的FPGA原型验证领域。新型高速数据SATA接口的验证模组主要包括高速数据SATA接口控制模块、时钟转换模块、复位模块、K码检测模块以及PMA模块。所述高速数据SATA接口控制模块主要是加载和解析高速数据协议；时钟转换模块是将参考时钟进行分频、处理；复位模块主要是控制链路数据传输的稳定性；K码检测模块主要作用是分析8B/10B编码之后、解码之前的数据；PMA模块主要用于数据的串行化和解串。本发明解决了在SATA接口的FPGA板级验证过程中无法快速定位错误的问题，提出了一种“验证+检测”的新型验证方法，提高了芯片验证效率以及IP复用率。
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