-
公开(公告)号：CN116666383A
公开(公告)日：2023-08-29
申请号：CN202310584815.8
申请日：2023-05-23
申请人： 北京大学
IPC分类号： H01L27/088 , H01L21/8234 , H01L29/10 , H10B63/00 , H10B63/10 , H10B61/00 , H10B51/20 , H10B53/20
摘要： 本发明提供一种三维半导体存储器阵列架构及其制备方法，其中的三维半导体存储器阵列架构包括由在垂直方向上呈多层设置分布的新型存储器构成的存储单元，以及设置在相邻存储单元之间的垂直结构，在所述垂直结构中设置有垂直晶体管；其中的新型存储器的一端与所述垂直晶体管的沟道连接，另一端与水平方向的位线BL连接；所述垂直晶体管的沟道与水平方向的源线SL连接；所述垂直晶体管的栅极被栅介质材料层和沟道材料层包裹在所述垂直结构的中心。利用上述发明能够满足新型存储器对材料多样性、阵列可靠性、工艺兼容性的需求，适用于大规模新型存储器阵列的集成。
-
公开(公告)号：CN116863983A
公开(公告)日：2023-10-10
申请号：CN202310584808.8
申请日：2023-05-23
申请人： 北京大学
IPC分类号： G11C13/00 , H01L23/528 , G11C11/22 , G11C11/16
摘要： 本发明提供一种密排式1T1R阵列架构及其数据处理方法，其中的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。本发明提供的密排式1T1R阵列架构及其数据处理方法能够解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。
-
公开(公告)号：CN118471297A
公开(公告)日：2024-08-09
申请号：CN202410481623.9
申请日：2024-04-22
申请人： 北京大学
摘要： 本公开涉及一种存储器多值编程方法及存储器、电子设备。存储器多值编程方法包括：读取存储单元的存储值；判断存储单元的存储值是否位于参考范围，若否，则向存储单元施加第一调整信号，将存储单元的存储值调整至参考范围；判断存储单元的存储值是否位于目标范围，若否，则向存储单元施加第二调整信号，将存储单元的存储值调整至目标范围；其中，参考范围的最小值小于等于目标范围的最小值，参考范围的最大值大于等于目标范围的最大值。第二调整信号的单次调整幅度小于第一调整信号的单次调整幅度。本公开用于提升多值编程效率。
-
公开(公告)号：CN116963508A
公开(公告)日：2023-10-27
申请号：CN202310921868.4
申请日：2023-07-26
申请人： 北方集成电路技术创新中心(北京)有限公司 , 北京大学
摘要： 本发明提供了一种三维存储器阵列架构及其制备方法，属于微纳电子学技术领域。本发明提出的三维1T1R阵列中，每条源线SL由串联的一列晶体管组成，对应有一条字线WL连接到这一列晶体管的栅极，控制这一列晶体管的开关状态。本发明阵列工作时，被访问的器件所在一列晶体管开启，其余列的晶体管关闭；器件所在的SL和位线BL施加相应访问或操作电压，非选通的BL和SL电压保持一致，可以访问到阵列中的任意一个器件。相应的，同时选通多条BL或同时选通多条SL来实现并行访问。采用本发明可以将1T1R阵列的存储密度提升到和目前3D‑Nand Flash存储器相当的程度，远超过目前的1T1R阵列密度。
-
公开(公告)号：CN116884971A
公开(公告)日：2023-10-13
申请号：CN202310586741.1
申请日：2023-05-23
申请人： 北京大学
IPC分类号： H01L27/088 , H01L21/8234 , H01L29/10
摘要： 本发明提供一种环沟道型晶体管及其制备方法，其中的环沟道型晶体管包括沿垂直方向呈圆柱形排列的晶体管单元；其中，所述晶体管单元由内向外依次包括晶体管栅极、环绕所述晶体管栅极设置的栅介质和环绕所述栅介质设置的环形沟道；所述晶体管单元的源极和漏极通过在垂直方向上层叠设置在所述环形沟道外的金属连线引出。本发明能够用于操作三维堆叠的不同行的新型存储器，使得三维堆叠新型存储器成为可能，大幅提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
-
-
-
-
搜索结果
5 条记录 (耗时 0.021 秒)