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公开(公告)号：CN117615581A
公开(公告)日：2024-02-27
申请号：CN202311782146.1
申请日：2023-12-22
申请人： 北京大学
IPC分类号： H10B63/00 , H10B51/30 , H10B53/30 , H10B61/00 , H10B63/10 , G11C11/4097 , G11C11/408 , G11C11/419
摘要： 本发明一种半导体存储单元及其阵列结构，属于半导体和CMOS混合集成电路技术领域。本发明半导体存储单元包括NMOS管N1、NMOS管N2和存储器件R，其中，N1的漏极连接N2的漏极，形成共用结构，N1的源极和N2的源极都连接源线SL，N1栅极接字线WL1、N2栅极接字线WL2，存储器件R一端接位线BL，另一端接N1、N2漏极连接处；将该存储单元沿横向、纵向重复排列成阵列结构，其中，同一行存储单元共用一条源线SL、共用一条位线BL，同一行上相邻存储单元的相邻NMOS管的源极相连至该行源线SL，同一列存储单元共用两条字线。本发明可以有效降低存储单元面积，提高存储阵列的密度。
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公开(公告)号：CN116666383A
公开(公告)日：2023-08-29
申请号：CN202310584815.8
申请日：2023-05-23
申请人： 北京大学
IPC分类号： H01L27/088 , H01L21/8234 , H01L29/10 , H10B63/00 , H10B63/10 , H10B61/00 , H10B51/20 , H10B53/20
摘要： 本发明提供一种三维半导体存储器阵列架构及其制备方法，其中的三维半导体存储器阵列架构包括由在垂直方向上呈多层设置分布的新型存储器构成的存储单元，以及设置在相邻存储单元之间的垂直结构，在所述垂直结构中设置有垂直晶体管；其中的新型存储器的一端与所述垂直晶体管的沟道连接，另一端与水平方向的位线BL连接；所述垂直晶体管的沟道与水平方向的源线SL连接；所述垂直晶体管的栅极被栅介质材料层和沟道材料层包裹在所述垂直结构的中心。利用上述发明能够满足新型存储器对材料多样性、阵列可靠性、工艺兼容性的需求，适用于大规模新型存储器阵列的集成。
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公开(公告)号：CN115835652A
公开(公告)日：2023-03-21
申请号：CN202211278431.5
申请日：2022-10-19
申请人： 北京大学
摘要： 本发明公开了一种非易失性存储器结构及制备方法，属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域。本发明采用兼容CMOS后道工序的材料和工艺，通过合理设计阻挡层和保护层，降低了后道工序对非易失性存储器的影响，实现了高性能、高可靠性的可大规模集成的非易失性存储器的制备，是未来基于非易失性存储器的高密度存储芯片制备和神经形态芯片制备的重要基础。
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公开(公告)号：CN113964121A
公开(公告)日：2022-01-21
申请号：CN202111208889.9
申请日：2021-10-18
申请人： 北京大学
IPC分类号： H01L27/085 , G06N3/063
摘要： 本发明公布了一种适用于树突网络硬件的跨导可变场效应晶体管阵列及应用，属于半导体集成电路技术领域。本发明基于单个跨导可变场效应晶体管实现存储变量与两个输入变量的三元素乘法，并基于互补器件阵列实现了树突网络核心算法的映射。相比于利用神经元激活电路实现非线性变换的传统神经网络硬件，本发明利用器件的本征非线性实现非线性变换，有效降低了设计复杂性，优化了系统外围电路的面积和功耗，对高性能人工智能计算系统的设计具有重要意义。
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公开(公告)号：CN110751279B
公开(公告)日：2022-10-14
申请号：CN201910822008.9
申请日：2019-09-02
申请人： 北京大学
摘要： 本发明涉及一种铁电电容耦合神经网络电路结构及神经网络中向量与矩阵的乘法运算方法。该铁电电容耦合神经网络电路结构包括基于铁电电容的权值阵列，以及与权值阵列连接的外部电路结构；权值阵列的每一个权值单元包含一个场效应晶体管和一个铁电电容。外部电路结构包括多路选择器和神经元电路。将训练好的神经网络的权值预先写入到权值矩阵中；使用互补时钟控制多路选择器和神经元电路中的开关，实现神经网络中向量与矩阵的乘法运算。本发明利用铁电电容的非易失多值特性，通过电容电荷积累与电荷重分配的特性，可以高速度、低功耗地完成向量与矩阵的乘法，电路结构简单，与现有CMOS工艺兼容，对未来神经网络加速芯片的研究有着重要意义。
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公开(公告)号：CN110783453B
公开(公告)日：2024-02-09
申请号：CN201910903216.1
申请日：2019-09-24
申请人： 北京大学
IPC分类号： H10B63/10
摘要： 具有自选择的阻变存储器件，以期降低甚至消除本发明提供一种双模阻变存储器，包括衬底 阻变存储器的crossbar结构中存在的串扰问题。和位于衬底上的底电极‑阻变层‑自选择层‑顶电极结构。本发明还提供一种双模阻变存储器的制备方法，包括如下步骤：1)定义底电极图形，按照该图形在衬底上制备底电极；2)采用PVD、ALD或CVD的方法在底电极上淀积阻变层；3)采用PVD或ALD的方法在阻变层上淀积自选择层，并施加退火处理工序；4)定义底电极引出孔图形，按照该图形在阻变层和自选择层刻蚀出底电极引出孔；(56)对比文件Xinjun Liu et al..Co-Occurrence ofThreshold Switching and Memory Switchingin Pt/NbOx/Pt Cells for Crosspoint MemoryApplications《.IEEE ELECTRON DEVICELETTERS》.2012,第33卷(第2期),第236页.
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公开(公告)号：CN116963508A
公开(公告)日：2023-10-27
申请号：CN202310921868.4
申请日：2023-07-26
申请人： 北方集成电路技术创新中心(北京)有限公司 , 北京大学
摘要： 本发明提供了一种三维存储器阵列架构及其制备方法，属于微纳电子学技术领域。本发明提出的三维1T1R阵列中，每条源线SL由串联的一列晶体管组成，对应有一条字线WL连接到这一列晶体管的栅极，控制这一列晶体管的开关状态。本发明阵列工作时，被访问的器件所在一列晶体管开启，其余列的晶体管关闭；器件所在的SL和位线BL施加相应访问或操作电压，非选通的BL和SL电压保持一致，可以访问到阵列中的任意一个器件。相应的，同时选通多条BL或同时选通多条SL来实现并行访问。采用本发明可以将1T1R阵列的存储密度提升到和目前3D‑Nand Flash存储器相当的程度，远超过目前的1T1R阵列密度。
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公开(公告)号：CN116884971A
公开(公告)日：2023-10-13
申请号：CN202310586741.1
申请日：2023-05-23
申请人： 北京大学
IPC分类号： H01L27/088 , H01L21/8234 , H01L29/10
摘要： 本发明提供一种环沟道型晶体管及其制备方法，其中的环沟道型晶体管包括沿垂直方向呈圆柱形排列的晶体管单元；其中，所述晶体管单元由内向外依次包括晶体管栅极、环绕所述晶体管栅极设置的栅介质和环绕所述栅介质设置的环形沟道；所述晶体管单元的源极和漏极通过在垂直方向上层叠设置在所述环形沟道外的金属连线引出。本发明能够用于操作三维堆叠的不同行的新型存储器，使得三维堆叠新型存储器成为可能，大幅提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
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