公开(公告)号：CN113128156A

公开(公告)日：2021-07-16

申请号：CN202110432103.5

申请日：2021-04-21

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 董方磊 ,  陈雷 ,  陈茂鑫 ,  李建成 ,  王佳 ,  许凯亮 ,  李俊泽 ,  陆时进 ,  马浩

IPC: G06F30/367

Abstract: 本发明公开了一种QDR SRAM应用验证系统，包括PC机、QDRSRAM应用验证板和程控电源，该系统实现了对被测QDR SRAM电路各种功能的全面验证。本发明同时公开了一种基于该系统的验证方法，该方法首先确定上电顺序，然后进行读写功能应用验证、JTAG功能应用验证和I/O电流特性应用验证。本发明验证功能全面、通用性强，对QDR SRAM的应用验证具有重要意义。

公开(公告)号：CN109815099A

公开(公告)日：2019-05-28

申请号：CN201811625181.1

申请日：2018-12-28

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 陈茂鑫 ,  李建成 ,  边强 ,  宋小敬 ,  时飞 ,  王佳 ,  李俊泽 ,  许凯亮 ,  李全利 ,  赵伟 ,  查启超

IPC: G06F11/34

Abstract: 本发明涉及一种JESD204B控制器验证方法，包括步骤：(1-1)、建立从待验证JESD204B控制器发送端到基准接收模块的发送验证链路；(1-2)、建立从基准发送模块到待验证JESD204B控制器接收端的接收验证链路；(1-3)、进行链路层验证，验证待验证JESD204B控制器的链路码组同步、初始化通道对齐功能是否正确；(1-4)、进行传输层验证，验证待验证JESD204B控制器链路配置数据是否与JESD204B协议一致、采样数据与帧数据的映射功能是否正确；(2-1)、待逻辑功能仿真验证通过后，将待验证的JESD204B控制器发送端和接收端代码下载到发送验证系统对应的FPGA中，完成板级实测验证。本发明结合仿真和上板调试模拟JESD204B控制器应用条件，提高JESD204B控制器验证的完备性和准确性。

公开(公告)号：CN113128156B

公开(公告)日：2023-12-19

申请号：CN202110432103.5

申请日：2021-04-21

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 董方磊 ,  陈雷 ,  陈茂鑫 ,  李建成 ,  王佳 ,  许凯亮 ,  李俊泽 ,  陆时进 ,  马浩

IPC: G06F30/367

Abstract: 本发明公开了一种QDR SRAM应用验证系统，包括PC机、QDRSRAM应用验证板和程控电源，该系统实现了对被测QDR SRAM电路各种功能的全面验证。本发明同时公开了一种基于该系统的验证方法，该方法首先确定上电顺序，然后进行读写功能应用验证、JTAG功能应用验证和I/O电流特性应用验证。本发明验证功能全面、通用性强，对QDR SRAM的应用验证具有重要意义。

公开(公告)号：CN111739574B

公开(公告)日：2022-08-05

申请号：CN202010507063.1

申请日：2020-06-05

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 陈茂鑫 ,  李建成 ,  陆时进 ,  王佳 ,  宋小敬 ,  李俊泽 ,  许凯亮 ,  董方磊 ,  李阳 ,  查启超

IPC: G11C29/10 ,  G11C29/36 ,  G11C29/18

Abstract: 一种基于随机二进制序列的静态随机存取存储器验证方法，首先计算SRAM存储器地址位宽和数据位宽等器件参数；然后产生SRAM存储器写操作地址；利用正随机二进制序列和反随机二进制序列对SRAM存储器进行验证，分析统计结果，完成SRAM存储器的功能测试。本发明使用随机二进制序列控制SRAM存储器的读写操作，模拟应用条件下的读取地址和数据，增强存储器测试验证与应用条件的契合度，同时可验证存储器在高速应用条件下的带宽能力，提高存储器功能验证的完备性。

公开(公告)号：CN109815099B

公开(公告)日：2022-08-05

申请号：CN201811625181.1

申请日：2018-12-28

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 陈茂鑫 ,  李建成 ,  边强 ,  宋小敬 ,  时飞 ,  王佳 ,  李俊泽 ,  许凯亮 ,  李全利 ,  赵伟 ,  查启超

IPC: G06F11/34

Abstract: 本发明涉及一种JESD204B控制器验证方法，包括步骤：(1‑1)、建立从待验证JESD204B控制器发送端到基准接收模块的发送验证链路；(1‑2)、建立从基准发送模块到待验证JESD204B控制器接收端的接收验证链路；(1‑3)、进行链路层验证，验证待验证JESD204B控制器的链路码组同步、初始化通道对齐功能是否正确；(1‑4)、进行传输层验证，验证待验证JESD204B控制器链路配置数据是否与JESD204B协议一致、采样数据与帧数据的映射功能是否正确；(2‑1)、待逻辑功能仿真验证通过后，将待验证的JESD204B控制器发送端和接收端代码下载到发送验证系统对应的FPGA中，完成板级实测验证。本发明结合仿真和上板调试模拟JESD204B控制器应用条件，提高JESD204B控制器验证的完备性和准确性。

公开(公告)号：CN111739574A

公开(公告)日：2020-10-02

申请号：CN202010507063.1

申请日：2020-06-05

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 陈茂鑫 ,  李建成 ,  陆时进 ,  王佳 ,  宋小敬 ,  李俊泽 ,  许凯亮 ,  董方磊 ,  李阳 ,  查启超

IPC: G11C29/10 ,  G11C29/36 ,  G11C29/18

Abstract: 一种基于随机二进制序列的静态随机存取存储器验证方法，首先计算SRAM存储器地址位宽和数据位宽等器件参数；然后产生SRAM存储器写操作地址；利用正随机二进制序列和反随机二进制序列对SRAM存储器进行验证，分析统计结果，完成SRAM存储器的功能测试。本发明使用随机二进制序列控制SRAM存储器的读写操作，模拟应用条件下的读取地址和数据，增强存储器测试验证与应用条件的契合度，同时可验证存储器在高速应用条件下的带宽能力，提高存储器功能验证的完备性。