芯片保护电路的布线测试系统及方法

    公开(公告)号:CN115267485A

    公开(公告)日:2022-11-01

    申请号:CN202210665959.1

    申请日:2022-06-14

    IPC分类号: G01R31/28

    摘要: 本发明公开了芯片保护电路的布线测试系统及方法,包括:数据采集模块,所述数据采集模块获取待测芯片的型号及相应保护电路中布线节点位置;布线节点关系分析模块,所述布线节点关系分析模块获取数据采集模块中得到的待测芯片相应保护电路中布线节点的位置,并分析不同布线中各个布线节点受到的干扰值及不同布线之间的影响值;历史数据处理模块,所述历史数据处理模块获取布线节点关系分析模块得到的分析结果,结合型号与待测芯片相同的芯片的历史数据,获取待测芯片中各条布线对待测芯片保护电路布线故障率的影响值。

    一种基于芯片FPGA原型验证设备的互联接口测试方法

    公开(公告)号:CN115269293A

    公开(公告)日:2022-11-01

    申请号:CN202210914015.3

    申请日:2022-07-31

    摘要: 本申请涉及计算机技术领域,具体而言,涉及一种基于芯片FPGA原型验证设备的互联接口测试方法,将芯片FPGA原型验证硬件设备与芯片FPGA原型验证软件终端进行连接,并将硬件设备上的待测试互联接口通过线缆相互连接,通过芯片FPGA原型验证软件终端进行网络设置和芯片配置,然后根据调试模块的控制按键进行互联接口的测试,根据芯片FPGA原型验证软件终端的指示灯进行互联接口测试结果信息的显示,最后采集汇总互联接口测试的结果。本申请通过芯片FPGA原型验证软件终端控制芯片FPGA原型验证设备测试,使得用户自己可以随时开始测试,并且一次测试即可发现很多互联接口是否存在问题,便于用户找到互联接口存在的问题,减少维修时间和成本。

    一种FPGA阵列结构及基于分部空间分段可编程时钟布线方法

    公开(公告)号:CN113901749B

    公开(公告)日:2022-09-30

    申请号:CN202111184649.X

    申请日:2021-10-11

    IPC分类号: G06F30/347

    摘要: 本发明公开了一种FPGA阵列结构及基于分部空间分段可编程时钟布线方法,属于可编程逻辑器件技术领域,解决了现有技术中查找表逻辑资源的密度偏低,配线资源少、不易精确控制时钟延时的问题。本发明通过将逻辑元件布置为紧密的多边形逻辑块,且12个多边形组成六边形结构,由六边形平铺成FPGA阵列结构;基于分部空间分段可编程时钟布线方法采用布线时钟、分配时钟、星型分配时钟,由布线时钟将时钟信号送至送至星型时钟,再由星型时钟通过鱼骨型时钟结构将时钟信号送至逻辑块。本发明为并FPGA提供新型阵列结构,使得元件布局密度高、配线资源增加、互联延时可以得到较好的控制。