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公开(公告)号：CN118737963A
公开(公告)日：2024-10-01
申请号：CN202310334134.6
申请日：2023-03-30
申请人： 北京超弦存储器研究院
IPC分类号： H01L21/8234 , H01L27/088
摘要： 本申请涉及一种半导体结构及其制备方法。其中半导体结构的制备方法包括：提供第一衬底；于第一衬底内形成沿第一方向延伸的第一沟槽；于第一衬底内形成沿第二方向延伸的第二沟槽，第二方向与第一方向交叉，第二沟槽与第一沟槽将第一衬底分隔成多个有源柱，且第二沟槽包括间隔且交替排布的第一子槽与第二子槽，且第二子槽的宽度小于第一子槽；于第一子槽侧壁形成栅极结构，且于第二子槽内填充封口结构，封口结构与第二子槽底部之间形成第一气隙。本申请可以有效提高垂直沟道晶体管器件性能。
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公开(公告)号：CN116648058B
公开(公告)日：2024-04-09
申请号：CN202310450191.0
申请日：2023-04-24
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。
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公开(公告)号：CN117423719A
公开(公告)日：2024-01-19
申请号：CN202310082942.8
申请日：2023-01-19
申请人： 北京超弦存储器研究院
IPC分类号： H01L29/06 , H01L29/786 , H10B12/00 , H01L21/34
摘要： 本申请实施例提供了一种晶体管及其制作方法、动态存储器、电子设备。该晶体管包括：衬底；第一电极，设置在衬底的一侧；半导体层，设置在第一电极远离衬底的一侧，半导体层与第一电极连接，半导体层具有开口朝向远离第一电极一侧的第一腔，第一腔沿垂直于衬底的方向延伸；第二电极，至少部分第二电极填充在第一腔内，第二电极伸入第一腔内与第一腔的侧壁连接；栅极，围设在半导体层的外周，栅极与半导体层绝缘。本申请实施例能够在不增加器件尺寸的情况下，提高开态电流。
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公开(公告)号：CN116648058A
公开(公告)日：2023-08-25
申请号：CN202310450191.0
申请日：2023-04-24
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：第一晶圆和设置在所述第一晶圆上的第二晶圆，所述第一晶圆包括衬底和设置在所述衬底上的位线；所述第二晶圆包括至少一个晶体管，所述晶体管包括沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括沟道区域和分别设置在所述沟道区域两侧的第一区域和第二区域，所述第二区域设置在所述沟道区域朝向所述衬底一侧，所述位线与所述第二区域接触。本公开实施例提供的方案，通过使用两片晶圆，在其中一片晶圆上制备晶体管，另一晶圆上制备位线，工艺简单，可以避免位线形成空洞，且位线形状更为稳定，位线与半导体柱间的接触电阻更稳定。
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公开(公告)号：CN116507124A
公开(公告)日：2023-07-28
申请号：CN202310767383.4
申请日：2023-06-27
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。本申请涉及半导体技术领域。该存储单元包括垂直晶体管。垂直晶体管包括半导体柱，沿垂直于衬底方向延伸，半导体柱包括依次设置的漏极区、沟道区和源极区；栅极绝缘层和栅极，至少部分的栅极绝缘层、与栅极依次设置于所述半导体柱的沟道区的外周；垂直晶体管包括下述至少一项：靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数；靠近源极区的栅极的功函数大于靠近漏极区的所述栅极的功函数。本申请实施例能够抑制寄生三极管的开启，从而能够降低漏电。
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公开(公告)号：CN116171040A
公开(公告)日：2023-05-26
申请号：CN202310200004.3
申请日：2023-02-28
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请涉及一种半导体结构及其制备方法。半导体结构包括：衬底，包括阵列排布的有源柱；栅极结构，位于所述有源柱的相对的两侧，且同一所述栅极结构与其两侧的所述有源柱均接触。本申请可以进一步提高器件集成度。
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公开(公告)号：CN116507124B
公开(公告)日：2023-09-19
申请号：CN202310767383.4
申请日：2023-06-27
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。本申请涉及半导体技术领域。该存储单元包括垂直晶体管。垂直晶体管包括半导体柱，沿垂直于衬底方向延伸，半导体柱包括依次设置的漏极区、沟道区和源极区；栅极绝缘层和栅极，至少部分的栅极绝缘层、与栅极依次设置于所述半导体柱的沟道区的外周；垂直晶体管包括下述至少一项：靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数；靠近源极区的栅极的功函数大于靠近漏极区的所述栅极的功函数。本申请实施例能够抑制寄生三极管的开启，从而能够降低漏电。
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公开(公告)号：CN116507123A
公开(公告)日：2023-07-28
申请号：CN202310753427.8
申请日：2023-06-26
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种半导体器件及其制造方法、电子设备，涉及但不限于存储技术领域，半导体器件的制造方法包括：在第一硅基底上形成第一金属硅化物薄膜；在第二硅基底上形成第二金属硅化物薄膜；采用倒装芯片键合的方式，将所述第一硅基底的所述第一金属硅化物薄膜与所述第二硅基底的所述第二金属硅化物薄膜键合，使所述第一金属硅化物薄膜和所述第二金属硅化物薄膜形成金属硅化物层；通过刻蚀工艺，将所述金属硅化物层刻蚀形成线状的位线；使第一硅基底形成所述半导体柱；解决位线断路以及位线与半导体柱接触不良等问题，并保证半导体柱高度的均一性。
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公开(公告)号：CN118076104B
公开(公告)日：2024-10-25
申请号：CN202410218253.X
申请日：2024-02-28
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请公开了一种半导体结构的制备方法、半导体结构及电子设备，涉及半导体领域。该方法包括：在衬底上制备呈阵列分布的晶体管，每个晶体管包含沿垂直衬底方向延伸的硅柱；任意相邻的硅柱之间包括顶部水平面超过硅柱的第一硅介质，第一硅介质与每个硅柱之间形成多个第一腔体；在各第一腔体内形成与硅柱连接的第一导电触点。通过制备硅柱和第一硅介质形成第一腔体，从而填充第一导电材料形成第一导电触点，提高了导电触点的制备稳定性，降低导电触点的短路风险。
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公开(公告)号：CN118284047A
公开(公告)日：2024-07-02
申请号：CN202410702938.1
申请日：2024-05-31
申请人： 北京超弦存储器研究院
摘要： 一种半导体器件及其制造方法、电子设备。所述半导体器件包括多个存储单元，所述存储单元包括至少一个晶体管；所述至少一个晶体管包括设置在基底上的栅电极、铁电薄膜和沟道层；所述栅电极沿着垂直于所述基底所在平面的方向延伸，所述铁电薄膜环绕所述栅电极的侧壁，且所述沟道层环绕所述铁电薄膜的侧壁并与所述铁电薄膜绝缘设置，可以解决现有半导体器件存在的面积利用率较低、成本较高以及数据保持能力较差等问题。
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