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公开(公告)号：CN118829199A
公开(公告)日：2024-10-22
申请号：CN202310416435.3
申请日：2023-04-18
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00 , G11C11/409 , G11C11/401
摘要： 本发明提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元、写入字线、写入位线和读取位线；存储单元包括：第一晶体管、电容和第二晶体管；第一晶体管的栅极与写入字线连接，第一晶体管的第一极与写入位线连接，第一晶体管的第二极与电容的第一电极连接，电容的第二电极与第二晶体管的栅极连接，第二晶体管的第一极用于接收预设电压，第二晶体管的第二极与读取位线连接。本发明提供的存储器，能够降低由于写入位线上的电压波动带来的影响，从而能够提高读写存储信息的正确性，而且可实现多比特多种状态信息的存储。
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公开(公告)号：CN118234233A
公开(公告)日：2024-06-21
申请号：CN202410642552.6
申请日：2024-05-22
申请人： 北京超弦存储器研究院
摘要： 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，半导体器件包括：多个存储单元，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的存储单元沿着垂直衬底方向延伸；存储单元包括平行分布的第一晶体管和第二晶体管，第一晶体管的第一半导体层形成平行延伸开口朝向第二晶体管的凹槽；第一晶体管的第一栅电极设置在凹槽内靠近凹槽的底壁一侧，字线沿垂直于衬底方向贯穿凹槽；第二晶体管的第二半导体层设置在凹槽内且环绕字线的侧壁，且第二半导体层与第一栅电极连接，字线填充凹槽。本公开实施例提供的方案，第二半导体层环绕字线，字线填充第一半导体层形成的凹槽，可以使用字线同时控制第一晶体管和第二晶体管，减小器件的面积。
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公开(公告)号：CN118076104B
公开(公告)日：2024-10-25
申请号：CN202410218253.X
申请日：2024-02-28
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请公开了一种半导体结构的制备方法、半导体结构及电子设备，涉及半导体领域。该方法包括：在衬底上制备呈阵列分布的晶体管，每个晶体管包含沿垂直衬底方向延伸的硅柱；任意相邻的硅柱之间包括顶部水平面超过硅柱的第一硅介质，第一硅介质与每个硅柱之间形成多个第一腔体；在各第一腔体内形成与硅柱连接的第一导电触点。通过制备硅柱和第一硅介质形成第一腔体，从而填充第一导电材料形成第一导电触点，提高了导电触点的制备稳定性，降低导电触点的短路风险。
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公开(公告)号：CN118317603B
公开(公告)日：2024-09-27
申请号：CN202410429431.3
申请日：2024-04-10
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本公开实施例涉及一种半导体器件及其制造方法、电子设备。该半导体器件包括衬底，位于衬底上的至少一个存储单元，存储单元包括沿第一方向分布的写晶体管和读晶体管，第一方向平行于衬底；读晶体管包括沿第一方向延伸的第一栅极，沿第一方向延伸且至少部分环绕第一栅极的侧壁的第一半导体层、至少部分环绕第一半导体层的侧壁的背栅以及位于背栅沿第一方向的两侧的第一电极和第二电极，第一栅极与第一半导体层之间以及背栅与第一半导体层之间均具有栅极绝缘层；写晶体管包括沿第三方向延伸的第二栅极、至少部分环绕第二栅极的侧壁的第二半导体层、位于第二栅极与第二半导体层之间的第二栅极绝缘层。本公开实施例的制造方法容易控制且器件性能增强。
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公开(公告)号：CN118234233B
公开(公告)日：2024-07-23
申请号：CN202410642552.6
申请日：2024-05-22
申请人： 北京超弦存储器研究院
摘要： 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，半导体器件包括：多个存储单元，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的存储单元沿着垂直衬底方向延伸；存储单元包括平行分布的第一晶体管和第二晶体管，第一晶体管的第一半导体层形成平行延伸开口朝向第二晶体管的凹槽；第一晶体管的第一栅电极设置在凹槽内靠近凹槽的底壁一侧，字线沿垂直于衬底方向贯穿凹槽；第二晶体管的第二半导体层设置在凹槽内且环绕字线的侧壁，且第二半导体层与第一栅电极连接，字线填充凹槽。本公开实施例提供的方案，第二半导体层环绕字线，字线填充第一半导体层形成的凹槽，可以使用字线同时控制第一晶体管和第二晶体管，减小器件的面积。
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公开(公告)号：CN118076104A
公开(公告)日：2024-05-24
申请号：CN202410218253.X
申请日：2024-02-28
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请公开了一种半导体结构的制备方法、半导体结构及电子设备，涉及半导体领域。该方法包括：在衬底上制备呈阵列分布的晶体管，每个晶体管包含沿垂直衬底方向延伸的硅柱；任意相邻的硅柱之间包括顶部水平面超过硅柱的第一硅介质，第一硅介质与每个硅柱之间形成多个第一腔体；在各第一腔体内形成与硅柱连接的第一导电触点。通过制备硅柱和第一硅介质形成第一腔体，从而填充第一导电材料形成第一导电触点，提高了导电触点的制备稳定性，降低导电触点的短路风险。
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公开(公告)号：CN118553739A
公开(公告)日：2024-08-27
申请号：CN202310165525.X
申请日：2023-02-24
申请人： 北京超弦存储器研究院
摘要： 本申请实施例提供了一种层叠结构及其制造方法、三维半导体结构及其制造方法。该层叠结构包括依次设置的第一单晶半导体衬底、隔离层和单晶半导体层，隔离层和单晶半导体层之间通过键合相结合。本申请实施例中隔离层和单晶半导体层之间通过键合相结合，单晶半导体层通过在单晶二维材料层远离第二单晶半导体衬底的一侧制造得到的，单晶二维材料层和第二单晶半导体衬底在单晶半导体层与隔离层键合后去除。利用单晶二维材料层对单晶半导体层进行转移，并利用单晶二维材料层的层间范德华力，对单晶二维材料层进行部分剥离以去除第二单晶半导体衬底，无需对第二单晶半导体进行化学机械研磨，有利于避免对第二单晶半导体造成损耗。
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公开(公告)号：CN118317603A
公开(公告)日：2024-07-09
申请号：CN202410429431.3
申请日：2024-04-10
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本公开实施例涉及一种半导体器件及其制造方法、电子设备。该半导体器件包括衬底，位于衬底上的至少一个存储单元，存储单元包括沿第一方向分布的写晶体管和读晶体管，第一方向平行于衬底；读晶体管包括沿第一方向延伸的第一栅极，沿第一方向延伸且至少部分环绕第一栅极的侧壁的第一半导体层、至少部分环绕第一半导体层的侧壁的背栅以及位于背栅沿第一方向的两侧的第一电极和第二电极，第一栅极与第一半导体层之间以及背栅与第一半导体层之间均具有栅极绝缘层；写晶体管包括沿第三方向延伸的第二栅极、至少部分环绕第二栅极的侧壁的第二半导体层、位于第二栅极与第二半导体层之间的第二栅极绝缘层。本公开实施例的制造方法容易控制且器件性能增强。
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公开(公告)号：CN118317601A
公开(公告)日：2024-07-09
申请号：CN202410408624.0
申请日：2024-04-07
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请公开了一种半导体器件及其制备方法、电子设备。半导体器件包括：多个存储单元，沿着垂直于衬底方向堆叠且周期性分布在不同层；存储单元包括晶体管，晶体管至少包括半导体层和栅电极，栅电极和半导体层沿着平行于衬底的第一方向延伸，半导体层环绕栅电极；位线，贯穿不同层且沿着垂直于衬底方向延伸；沿着垂直于衬底方向设置的多个晶体管的半导体层与同一条位线连接。
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