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公开(公告)号：CN105789330B
公开(公告)日：2019-04-16
申请号：CN201410822102.1
申请日：2014-12-25
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L29/8605
摘要： 本发明公开了一种半导体电阻，包括：N型衬底；P型栅极，形成于所述N型衬底之上；形成于所述P型栅极两侧且位于所述N型衬底中的P型源极和P型漏极；N型掺杂区，形成于所述N型衬底内且靠近所述P型源极；金属连接线，连接于所述N型掺杂区、所述P型源极和所述P型栅极，所述N型掺杂区、所述P型源极和所述P型栅极构成所述半导体电阻的一端，所述P型漏极构成所述半导体电阻的另一端。本发明的半导体电阻，无需设置另外的功能模块给栅极施加电压以使半导体电阻起到等效电阻的作用，并且无需在源极和漏极之间另外构造P型导电沟道，简化了半导体电阻的结构及制造工艺，节约了成本。
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公开(公告)号：CN104851872B
公开(公告)日：2018-02-13
申请号：CN201410053488.4
申请日：2014-02-17
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L23/525 , H01L21/768
摘要： 本发明公开了一种集成电路结构及其制作方法，用以解决金属熔断过程中，金属熔丝与衬底之间发生短路的问题。该集成电路结构包括：衬底、绝缘保护层、金属熔丝及隔离金属部件，该金属熔丝与衬底和绝缘保护层均绝缘；该隔离金属部件设置于金属熔丝与衬底之间，且该隔离金属部件与上述金属熔丝及衬底绝缘；该金属熔丝裸露在对绝缘保护层的预定区域进行刻蚀形成的空间中，该预定区域的尺寸不大于隔离金属部件相对于绝缘保护层一面的尺寸。
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公开(公告)号：CN104795310B
公开(公告)日：2017-11-07
申请号：CN201410023295.4
申请日：2014-01-17
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L21/02 , H01L23/522
摘要： 本发明提供了一种多晶电阻的制造方法和一种多晶电阻，其中，多晶电阻的制造方法包括：在形成有氧化层和底层氮化硅层的衬底表面生长多晶硅层；对多晶硅层注入掺杂元素；刻蚀掉多晶硅层上的第一预设区域之外的多晶硅，保留第一预设区域的多晶硅，以形成电阻条区域；在形成有电阻条区域的衬底上方，生长顶层氮化硅层，顶层氮化硅层呈台阶状，顶层氮化硅层包括上台面氮化硅层和下台面氮化硅层；刻蚀掉下台面氮化硅层，以及下台面氮化硅层下面的底层氮化硅层；对上台面氮化硅层上的第二预设区域进行刻蚀，形成接触孔；对衬底进行热处理；在接触孔所在的区域镀金属，以形成引线。通过本发明的技术方案，可以节约生产成本，提高电阻的稳定性。
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公开(公告)号：CN106033227B
公开(公告)日：2017-06-09
申请号：CN201510125783.0
申请日：2015-03-20
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： G05F1/56
摘要： 本发明实施例提供一种基准电压源电路。该基准电压源电路包括：第一稳压结构D1、第二稳压结构D2、MOS管、运算放大器、第一电阻R1和第二电阻R2；第一稳压结构D1的阳极接地，第一稳压结构D1的阴极与第一电阻R1的一端相连；第二稳压结构D2的阳极与第二电阻R2的一端相连；第二稳压结构D2的阴极与MOS管的源极或漏极相连，MOS管的漏极或源极接电源；MOS管的栅极接运算放大器的输出端，运算放大器的两个输入端分别与第一稳压结构D1的阴极和第二稳压结构D2的阴极相连。本发明实施例通过设计预定物理尺寸的第一稳压结构D1和第二稳压结构D2便可提高基准电压的精度以及基准电压值的灵活性。
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公开(公告)号：CN104465645B
公开(公告)日：2017-06-09
申请号：CN201310439000.7
申请日：2013-09-24
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L27/02 , H01L27/06 , H01L21/822 , H03K17/56
摘要： 本发明公开了半导体芯片及其制造工艺的技术领域中的一种半导体开关芯片及其制造方法。本发明包括开关器件，用于对输入电压进行脉冲调制；所述开关器件包括第一横向双扩散MOS晶体管；高压启动器件，用于开启所述半导体开关芯片外围的控制芯片，所述控制芯片用于对所述开关器件实现开启和关闭功能；所述高压启动器件包括第二横向双扩散MOS晶体管、稳压二极管和高阻值电阻；温度检测器件，用于实时检测所述开关器件的温度。本发明不受外界环境因素的干扰，可以非常灵敏的检测到开关器件的温度变化；开关器件和高压启动器件集成在同一芯片中，可提高启动效率、降低静态功耗。
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公开(公告)号：CN103837809B
公开(公告)日：2016-12-07
申请号：CN201210484452.2
申请日：2012-11-23
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： G01R31/26
CPC分类号： H01L22/34
摘要： 本发明公开了一种测试MOSFET匹配性的集成电路布局及测试方法，主要内容包括：位于半导体基底上相邻的第一焊垫组、第一MOSFET组、第一导线以及与所述第一焊垫组、第一MOSFET组、第一导线镜像对称的第二焊垫组和第二MOSFET组、第二导线。在本发明实施例的方案中，由于上述镜像对称关系，保证了第一MOSFET组中的第一MOSFET的栅极、漏极、源极衬底到相应焊垫的导线的长度，与第二MOSFET组中的第二MOSFET中栅极、漏极、源极衬底到相应焊垫的导线的长度相同，导线的长度相同意味着电阻相同，因此，利用此种集成电路布局来测试MOSFET匹配性时，测试结果的准确性较高。
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公开(公告)号：CN105097507A
公开(公告)日：2015-11-25
申请号：CN201410205941.9
申请日：2014-05-15
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L21/331 , H01L29/72 , H01L29/08
摘要： 本发明公开了一种多晶硅发射极晶体管及其制作方法，在该制作方法中，由于在形成填充发射区窗口以及覆盖薄氧化层表面和厚氧化层表面的多晶硅层之后，直接采用刻蚀工艺来去除发射区窗口区域之外的区域的多晶硅层，因此与现有方法相比，不需要对多晶硅层进行光刻处理，从而节省了生产成本。并且，由于不需要对多晶硅层进行光刻处理，因此不存在现有方法中的将多晶硅发射极的宽度设计为大于发射区窗口的宽度，从而可以减小芯片面积，进一步降低多晶硅发射极晶体管的生产成本。
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公开(公告)号：CN103187356B
公开(公告)日：2015-09-09
申请号：CN201110448805.9
申请日：2011-12-28
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L21/768 , H01L21/314
摘要： 本发明公开了一种半导体芯片以及金属间介质层的制作方法，用以降低PMOS器件开启电压的漂移值，提高PMOS器件的可靠性。所述半导体芯片金属间介质层的制作方法包括：在第一金属层上形成第一氧化硅层；在所述第一氧化硅层上形成第二氧化硅层；在所述第二氧化硅层表面进行砷离子As-1注入。
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公开(公告)号：CN104851872A
公开(公告)日：2015-08-19
申请号：CN201410053488.4
申请日：2014-02-17
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L23/525 , H01L21/768
摘要： 本发明公开了一种集成电路结构及其制作方法，用以解决金属熔断过程中，金属熔丝与衬底之间发生短路的问题。该集成电路结构包括：衬底、绝缘保护层、金属熔丝及隔离金属部件，该金属熔丝与衬底和绝缘保护层均绝缘；该隔离金属部件设置于金属熔丝与衬底之间，且该隔离金属部件与上述金属熔丝及衬底绝缘；该金属熔丝裸露在对绝缘保护层的预定区域进行刻蚀形成的空间中，该预定区域的尺寸不大于隔离金属部件相对于绝缘保护层一面的尺寸。
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公开(公告)号：CN104241132A
公开(公告)日：2014-12-24
申请号：CN201310241960.2
申请日：2013-06-18
申请人： 北大方正集团有限公司 , 深圳方正微电子有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L29/08 , H01L29/423
CPC分类号： H01L29/7816 , H01L29/402 , H01L29/66681
摘要： 本发明公开了一种LDMOS及其制造方法。该LDMOS包括衬底、体区、漂移区、源极、栅极、漏极、栅氧化层、场氧化层和漏极场板，所述漏极场板与所述漏极电连接，其中：位于漏极场板和漂移区之间的部分场氧化层的厚度不等，沿着接近所述漏极的方向递减，所述漏极场板在所述部分场氧化层上方连续分布。本发明提供的LDMOS，由于漏极场板下方的场氧化层呈变化减小的厚度，所以漏极场板对漂移区表面的自由电子的吸引作用也呈现逐步变化的分布，从而使得漂移区表面的电场分布更均匀，LDMOS的击穿电压更高。
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