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Patent Agency Ranking
公开(公告)号：CN106469234B
公开(公告)日：2021-01-12
申请号：CN201510853068.9
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/398
Abstract: 本发明涉及基于模型的规则表产生。具体的，本发明提供一种用于制造半导体装置的方法，其包含例如从设计室接收集成电路IC布局图案。在一些实施例中，利用过程模拟模型以通过反向光刻技术ILT过程产生自由形式布局图案。所述过程模拟模型经配置以模拟用于所述IC布局图案的处理条件。在各种实施例中，所述自由形式布局图案与所述IC布局图案相关联。在一些实例中，产生简化布局图案，其中所述简化布局图案是所述自由形式布局图案的近似。之后，基于所述简化布局图案可以计算亚分辨率辅助特征SRAF规则且可以产生SRAF规则表。
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公开(公告)号：CN111258176A
公开(公告)日：2020-06-09
申请号：CN201911204439.5
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种制造用于一集成电路的一光微影遮罩的方法包括对一集成电路遮罩布局执行一光学近接校正(OPC)处理以产生一经校正遮罩布局。该方法进一步包括对该经校正遮罩布局执行一逆光微影技术(ILT)处理以增强该经校正遮罩布局，从而产生一OPC-ILT增强的遮罩布局。该方法亦包括对该经校正遮罩布局执行一逆光微影技术(ILT)处理以增强该经校正遮罩布局，从而产生一OPC-ILT增强的遮罩布局。
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公开(公告)号：CN115113477A
公开(公告)日：2022-09-27
申请号：CN202210336721.4
申请日：2022-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/84
Abstract: 本公开总体涉及利用有利区域和不利区域的几何掩模规则检查。一种方法包括：根据多个目标图案来生成衍射图；根据衍射图来生成有利区域和不利区域；在有利区域中放置多个亚分辨率图案；以及对多个亚分辨率图案执行多个几何操作，以生成经修改的亚分辨率图案。经修改的亚分辨率图案延伸到有利区域并且远离不利区域。
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公开(公告)号：CN106469234A
公开(公告)日：2017-03-01
申请号：CN201510853068.9
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本发明涉及基于模型的规则表产生。具体的，本发明提供一种用于制造半导体装置的方法，其包含例如从设计室接收集成电路IC布局图案。在一些实施例中，利用过程模拟模型以通过反向光刻技术ILT过程产生自由形式布局图案。所述过程模拟模型经配置以模拟用于所述IC布局图案的处理条件。在各种实施例中，所述自由形式布局图案与所述IC布局图案相关联。在一些实例中，产生简化布局图案，其中所述简化布局图案是所述自由形式布局图案的近似。之后，基于所述简化布局图案可以计算亚分辨率辅助特征SRAF规则且可以产生SRAF规则表。
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公开(公告)号：CN115113477B
公开(公告)日：2025-05-13
申请号：CN202210336721.4
申请日：2022-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/84
Abstract: 本公开总体涉及利用有利区域和不利区域的几何掩模规则检查。一种方法包括：根据多个目标图案来生成衍射图；根据衍射图来生成有利区域和不利区域；在有利区域中放置多个亚分辨率图案；以及对多个亚分辨率图案执行多个几何操作，以生成经修改的亚分辨率图案。经修改的亚分辨率图案延伸到有利区域并且远离不利区域。
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