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公开(公告)号：CN115308988A
公开(公告)日：2022-11-08
申请号：CN202210587605.X
申请日：2022-05-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请公开了制造半导体器件的方法和制造半导体器件的图案形成方法。在用于半导体器件制造的图案形成方法中，获得用于制造光掩模的原始图案；通过对原始图案执行光学邻近校正来获得经修改的原始图案；获得相对于经修改的原始图案的亚分辨率辅助特征(SRAF)种子图，该SRAF种子图指示图像质量通过SRAF图案被改进的位置；在原始图案周围放置SRAF图案；输出SRAF图案和经修改的原始图案作为掩模数据；以及使用掩模数据来制造光掩模。
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公开(公告)号：CN105045946B
公开(公告)日：2018-07-20
申请号：CN201510201140.X
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F7/70441
Abstract: 本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
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公开(公告)号：CN115113477A
公开(公告)日：2022-09-27
申请号：CN202210336721.4
申请日：2022-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/84
Abstract: 本公开总体涉及利用有利区域和不利区域的几何掩模规则检查。一种方法包括：根据多个目标图案来生成衍射图；根据衍射图来生成有利区域和不利区域；在有利区域中放置多个亚分辨率图案；以及对多个亚分辨率图案执行多个几何操作，以生成经修改的亚分辨率图案。经修改的亚分辨率图案延伸到有利区域并且远离不利区域。
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公开(公告)号：CN107783369B
公开(公告)日：2020-11-03
申请号：CN201610784740.8
申请日：2016-08-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 光学邻近校正的修复方法。根据一半导体晶圆的一第一布局，得到至少一热点标示区域。根据该热点标示区域，于该第一布局中得到一待修复区域以及一无热点区域，其中该待修复区域包括该热点标示区域。将该待修复区域划分成多个模板。对每一所述模板执行一修复程序。根据已修复的每一所述模板以及该无热点区域，提供一第二布局。
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Patent Agency Ranking
公开(公告)号：CN107783369A
公开(公告)日：2018-03-09
申请号：CN201610784740.8
申请日：2016-08-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 光学邻近校正的修复方法。根据一半导体晶圆的一第一布局，得到至少一热点标示区域。根据该热点标示区域，于该第一布局中得到一待修复区域以及一无热点区域，其中该待修复区域包括该热点标示区域。将该待修复区域划分成多个模板。对每一所述模板执行一修复程序。根据已修复的每一所述模板以及该无热点区域，提供一第二布局。
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公开(公告)号：CN105045946A
公开(公告)日：2015-11-11
申请号：CN201510201140.X
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F7/70441
Abstract: 本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
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公开(公告)号：CN115113477B
公开(公告)日：2025-05-13
申请号：CN202210336721.4
申请日：2022-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/84
Abstract: 本公开总体涉及利用有利区域和不利区域的几何掩模规则检查。一种方法包括：根据多个目标图案来生成衍射图；根据衍射图来生成有利区域和不利区域；在有利区域中放置多个亚分辨率图案；以及对多个亚分辨率图案执行多个几何操作，以生成经修改的亚分辨率图案。经修改的亚分辨率图案延伸到有利区域并且远离不利区域。
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公开(公告)号：CN109582991B
公开(公告)日：2024-11-19
申请号：CN201711240590.5
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本公开的实施例提供了一种电路布局着色方法，通过坐标对多重图案化技术MPT相容的布局设计中，G0链接网络的节点进行排序及预着色，在一实施例中，一种方法识别一电路布局中的目标网络，每一目标网络具有表示电路图案的两个或多个链接节点，并且每一目标网络呈现在一虚拟X‑Y坐标平面中，将一第一特征分配给每一目标网络中的一第一节点，使用一基于坐标的方法确定该第一节点，以及以交替的方式将该第一特征及一第二特征分配给每一目标网络中的其余节点，使每一目标网络中任意两个紧邻的链接节点具有不同特征。避免了制造半导体元件的不确定性。
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公开(公告)号：CN109582991A
公开(公告)日：2019-04-05
申请号：CN201711240590.5
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本公开的实施例提供了一种电路布局着色方法，通过坐标对多重图案化技术MPT相容的布局设计中，G0链接网络的节点进行排序及预着色，在一实施例中，一种方法识别一电路布局中的目标网络，每一目标网络具有表示电路图案的两个或多个链接节点，并且每一目标网络呈现在一虚拟X-Y坐标平面中，将一第一特征分配给每一目标网络中的一第一节点，使用一基于坐标的方法确定该第一节点，以及以交替的方式将该第一特征及一第二特征分配给每一目标网络中的其余节点，使每一目标网络中任意两个紧邻的链接节点具有不同特征。避免了制造半导体元件的不确定性。
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