公开(公告)号：CN104765900B

公开(公告)日：2018-03-23

申请号：CN201410119998.7

申请日：2014-03-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何建霖 ,  徐金厂 ,  林宏隆 ,  杨稳儒 ,  郑仪侃 ,  欧宗桦 ,  郑文立 ,  谢艮轩 ,  张晴翔 ,  陈庭榆 ,  田丽钧

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G03F7/70466 ,  G06F17/5072 ,  G06F2217/12 ,  Y02P90/265

Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。

公开(公告)号：CN104765900A

公开(公告)日：2015-07-08

申请号：CN201410119998.7

申请日：2014-03-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何建霖 ,  徐金厂 ,  林宏隆 ,  杨稳儒 ,  郑仪侃 ,  欧宗桦 ,  郑文立 ,  谢艮轩 ,  张晴翔 ,  陈庭榆 ,  田丽钧

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G03F7/70466 ,  G06F17/5072 ,  G06F2217/12 ,  Y02P90/265

Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。