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公开(公告)号：CN104051271A
公开(公告)日：2014-09-17
申请号：CN201410083556.1
申请日：2014-03-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , G06F17/50
CPC classification number: G06F17/5072 , G06F2217/12 , H01L29/66795 , H01L29/6681 , Y02P90/265
Abstract: 本发明涉及了一种在FinFET中扩展伪单元插入的工艺，该工艺包括在集成电路（IC）布局中确定空白区域，其中，该空白区域是不包括任何有源鳍和位于最小间隔边界以外的区域，在该空白区域之上应用网格图，其中，该网格图包括位于空白区域内的多个网格，以及通过在多个网格中的每个中设置伪鳍单元来以多个伪鳍单元填充该空白区域，其中，通过计算机执行应用网格图和填充空白区域。
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公开(公告)号：CN104077429B
公开(公告)日：2017-07-21
申请号：CN201410087617.1
申请日：2014-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/06
Abstract: 本发明提供了在多重图案化光刻期间用于冲突检测的EDA工具和方法。方法，包括：访问表示集成电路（IC）的层的布局的数据，集成电路（IC）的层的布局具有限定电路图案的多个多边形，该电路图案将在位于半导体衬底的单个层上方的多（N）个光掩模之间进行划分，其中，N大于2。该方法还包括：输入具有多个顶点的冲突图，识别第一顶点和第二顶点，第一顶点和第二顶点中的每个均连接至第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，以及合并第一顶点和第二顶点以形成简化图。该方法还包括：检测具有冲突的简化图中的至少一个或多个顶点。在一方面，该方法通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。
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公开(公告)号：CN104517000A
公开(公告)日：2015-04-15
申请号：CN201310704190.0
申请日：2013-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 本发明提供了一种确定用于制造集成电路的部件层的布局设计是否为N-可染色的方法，包括从布局设计的布局单元中标识出候选单元组。候选单元组中的每个候选单元都是基础布局单元组中的一个基础布局单元或者复合布局单元组中的一个复合布局单元，并且复合布局单元组中的该复合布局单元的布局组成单元已被确定为N-可染色。确定候选单元组中的第一候选单元是否为N-可染色。当第一候选单元是N-可染色并且不是顶层布局单元时，生成第一候选单元的邻接敏感冲突图。本发明提供了一种集成电路设计系统。本发明还提供了一种存储指令集的非瞬态存储介质。
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Patent Agency Ranking
公开(公告)号：CN104517000B
公开(公告)日：2018-02-13
申请号：CN201310704190.0
申请日：2013-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 本发明提供了一种确定用于制造集成电路的部件层的布局设计是否为N‑可染色的方法，包括从布局设计的布局单元中标识出候选单元组。候选单元组中的每个候选单元都是基础布局单元组中的一个基础布局单元或者复合布局单元组中的一个复合布局单元，并且复合布局单元组中的该复合布局单元的布局组成单元已被确定为N‑可染色。确定候选单元组中的第一候选单元是否为N‑可染色。当第一候选单元是N‑可染色并且不是顶层布局单元时，生成第一候选单元的邻接敏感冲突图。本发明提供了一种集成电路设计系统。本发明还提供了一种存储指令集的非瞬态存储介质。
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公开(公告)号：CN104051271B
公开(公告)日：2017-03-01
申请号：CN201410083556.1
申请日：2014-03-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , G06F17/50
CPC classification number: G06F17/5072 , G06F2217/12 , H01L29/66795 , H01L29/6681 , Y02P90/265
Abstract: 本发明涉及了一种在FinFET中扩展伪单元插入的工艺，该工艺包括在集成电路（IC）布局中确定空白区域，其中，该空白区域是不包括任何有源鳍和位于最小间隔边界以外的区域，在该空白区域之上应用网格图，其中，该网格图包括位于空白区域内的多个网格，以及通过在多个网格中的每个中设置伪鳍单元来以多个伪鳍单元填充该空白区域，其中，通过计算机执行应用网格图和填充空白区域。
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公开(公告)号：CN104765900A
公开(公告)日：2015-07-08
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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公开(公告)号：CN104077429A
公开(公告)日：2014-10-01
申请号：CN201410087617.1
申请日：2014-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/06
Abstract: 本发明提供了在多重图案化光刻期间用于冲突检测的EDA工具和方法。方法，包括：访问表示集成电路（IC）的层的布局的数据，集成电路（IC）的层的布局具有限定电路图案的多个多边形，该电路图案将在位于半导体衬底的单个层上方的多（N）个光掩模之间进行划分，其中，N大于2。该方法还包括：输入具有多个顶点的冲突图，识别第一顶点和第二顶点，第一顶点和第二顶点中的每个均连接至第三顶点和第四顶点，其中，第三顶点和第四顶点连接至冲突图的相同的边，以及合并第一顶点和第二顶点以形成简化图。该方法还包括：检测具有冲突的简化图中的至少一个或多个顶点。在一方面，该方法通过实施图案平移、缝合插入或重布线中的一种来解决检测到的冲突。
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公开(公告)号：CN104765900B
公开(公告)日：2018-03-23
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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