公开(公告)号：CN109360812A

公开(公告)日：2019-02-19

申请号：CN201810843716.6

申请日：2018-07-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡惠榕 ,  郭宏瑞 ,  彭竣翔

IPC: H01L23/31 ,  H01L23/522 ,  H01L23/528 ,  H01L21/56

Abstract: 提供一种整合扇出型封装体的制造方法。方法包含以下步骤。在衬底上提供集成电路组件。在衬底上形成绝缘密封体以密封集成电路组件的侧壁。沿构建方向在集成电路组件和绝缘密封体上形成重布线路结构。重布线路结构的形成包含以下步骤。形成介电层和嵌入于介电层中的多个导通孔，其中导通孔中的每一个的横向尺寸沿构建方向减小。在多个导通孔和介电层上形成多个导电布线。

公开(公告)号：CN109801849A

公开(公告)日：2019-05-24

申请号：CN201811131295.0

申请日：2018-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡惠榕 ,  谢昀蓁 ,  彭竣翔 ,  张岱民 ,  雷弋昜 ,  郭宏瑞 ,  余振华

IPC: H01L21/50 ,  H01L21/56 ,  H01L21/48 ,  H01L23/48 ,  H01L23/31

Abstract: 一种方法包括将器件密封在密封材料中，平坦化密封材料和器件，以及在密封材料和器件上方形成导电部件。导电部件的形成包括沉积第一导电材料以形成第一晶种层，在第一晶种层上方沉积与第一导电材料不同的第二导电材料以形成第二晶种层，在第二晶种层上方镀金属区，对第二晶种层实施第一蚀刻，并且对第一晶种层实施第二蚀刻，并且在蚀刻第一晶种层之后，对第二晶种层和金属区实施第三蚀刻。本发明的实施例还涉及封装件及其形成方法。

公开(公告)号：CN112670258A

公开(公告)日：2021-04-16

申请号：CN202010213000.5

申请日：2020-03-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  彭竣翔 ,  汪嘉伟

IPC: H01L23/485 ,  H01L21/48

Abstract: 本发明实施例公开导电结构、半导体封装及其形成方法。一种导电结构包括金属特征、绝缘层及氮化金属层。金属特征设置在衬底之上，且包括下部金属图案及位于所述下部金属图案之上的上部金属图案。绝缘层环绕金属特征。氮化金属层设置在下部金属图案与上部金属图案之间。

公开(公告)号：CN109801849B

公开(公告)日：2021-01-22

申请号：CN201811131295.0

申请日：2018-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡惠榕 ,  谢昀蓁 ,  彭竣翔 ,  张岱民 ,  雷弋昜 ,  郭宏瑞 ,  余振华

IPC: H01L21/50 ,  H01L21/56 ,  H01L21/48 ,  H01L23/48 ,  H01L23/31

Abstract: 一种方法包括将器件密封在密封材料中，平坦化密封材料和器件，以及在密封材料和器件上方形成导电部件。导电部件的形成包括沉积第一导电材料以形成第一晶种层，在第一晶种层上方沉积与第一导电材料不同的第二导电材料以形成第二晶种层，在第二晶种层上方镀金属区，对第二晶种层实施第一蚀刻，并且对第一晶种层实施第二蚀刻，并且在蚀刻第一晶种层之后，对第二晶种层和金属区实施第三蚀刻。本发明的实施例还涉及封装件及其形成方法。

公开(公告)号：CN110875272A

公开(公告)日：2020-03-10

申请号：CN201910772847.4

申请日：2019-08-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  彭竣翔 ,  彭建棠

IPC: H01L23/488 ,  H01L21/60

Abstract: 本发明实施例公开半导体封装及其形成方法。半导体封装包含至少一个管芯和重布线层。重布线层设置在至少一个管芯上方且电性连接到至少一个管芯，且包含晶种层结构和位在晶种层结构上方的金属特征。在一些实施例中，晶种层结构的边缘从金属特征的边缘突出且具有大于10纳米的表面粗糙度Rz。

公开(公告)号：CN112635421B

公开(公告)日：2025-04-29

申请号：CN202011001038.2

申请日：2020-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  彭竣翔

IPC: H01L23/482 ,  H01L23/485 ,  H01L23/31 ,  H01L21/56 ,  H10B80/00 ,  H10D80/00 ,  H01L21/60

Abstract: 一种封装结构包括至少一个半导体管芯、绝缘密封体及重布线结构。所述至少一个半导体管芯具有多个导电柱，其中所述多个导电柱的顶表面具有第一粗糙度。绝缘密封体包封所述至少一个半导体管芯。重布线结构在积层方向上设置在绝缘密封体上且电连接到所述至少一个半导体管芯。重布线结构包括：多个导通孔部及多个导电体部，嵌置在介电层中，其中所述多个导电体部的顶表面具有第二粗糙度，且第二粗糙度大于第一粗糙度。

公开(公告)号：CN112635421A

公开(公告)日：2021-04-09

申请号：CN202011001038.2

申请日：2020-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  彭竣翔

IPC: H01L23/482 ,  H01L23/485 ,  H01L23/31 ,  H01L21/56 ,  H01L25/065 ,  H01L25/18 ,  H01L21/60

Abstract: 一种封装结构包括至少一个半导体管芯、绝缘密封体及重布线结构。所述至少一个半导体管芯具有多个导电柱，其中所述多个导电柱的顶表面具有第一粗糙度。绝缘密封体包封所述至少一个半导体管芯。重布线结构在积层方向上设置在绝缘密封体上且电连接到所述至少一个半导体管芯。重布线结构包括：多个导通孔部及多个导电体部，嵌置在介电层中，其中所述多个导电体部的顶表面具有第二粗糙度，且第二粗糙度大于第一粗糙度。