公开(公告)号：CN112635421B

公开(公告)日：2025-04-29

申请号：CN202011001038.2

申请日：2020-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  彭竣翔

IPC: H01L23/482 ,  H01L23/485 ,  H01L23/31 ,  H01L21/56 ,  H10B80/00 ,  H10D80/00 ,  H01L21/60

Abstract: 一种封装结构包括至少一个半导体管芯、绝缘密封体及重布线结构。所述至少一个半导体管芯具有多个导电柱，其中所述多个导电柱的顶表面具有第一粗糙度。绝缘密封体包封所述至少一个半导体管芯。重布线结构在积层方向上设置在绝缘密封体上且电连接到所述至少一个半导体管芯。重布线结构包括：多个导通孔部及多个导电体部，嵌置在介电层中，其中所述多个导电体部的顶表面具有第二粗糙度，且第二粗糙度大于第一粗糙度。

公开(公告)号：CN114823359A

公开(公告)日：2022-07-29

申请号：CN202210319479.X

申请日：2022-03-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  汪嘉伟 ,  张育慈

IPC: H01L21/50 ,  H01L21/48 ,  H01L25/18 ,  H01L23/00

Abstract: 一种形成半导体封装的方法包括以下操作。提供第一集成电路结构，且第一集成电路结构包括第一衬底及位于第一衬底之上的硅层。执行等离子体处理以将硅层的顶部部分转变为位于第一集成电路结构的其余硅层上的第一结合层。提供第二集成电路结构，且第二集成电路结构包括第二衬底及位于第二衬底之上的第二结合层。通过第二集成电路结构的第二结合层及第一集成电路结构的第一结合层将第二集成电路结构结合到第一集成电路结构。

公开(公告)号：CN112635421A

公开(公告)日：2021-04-09

申请号：CN202011001038.2

申请日：2020-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  蔡惠榕 ,  彭竣翔

IPC: H01L23/482 ,  H01L23/485 ,  H01L23/31 ,  H01L21/56 ,  H01L25/065 ,  H01L25/18 ,  H01L21/60

Abstract: 一种封装结构包括至少一个半导体管芯、绝缘密封体及重布线结构。所述至少一个半导体管芯具有多个导电柱，其中所述多个导电柱的顶表面具有第一粗糙度。绝缘密封体包封所述至少一个半导体管芯。重布线结构在积层方向上设置在绝缘密封体上且电连接到所述至少一个半导体管芯。重布线结构包括：多个导通孔部及多个导电体部，嵌置在介电层中，其中所述多个导电体部的顶表面具有第二粗糙度，且第二粗糙度大于第一粗糙度。

公开(公告)号：CN107221521B

公开(公告)日：2021-01-26

申请号：CN201610455147.9

申请日：2016-06-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈玉芬 ,  陈志华 ,  余振华 ,  刘重希 ,  郭宏瑞 ,  蔡惠榕 ,  蔡豪益

IPC: H01L23/485 ,  H01L21/60

Abstract: 本发明提供一种半导体封装，具有第一重分布层、第一晶粒、第二重分布层以及表面涂布层。第一晶粒包覆在封胶材料内且设置在第一重分布层上并与第一重分布层电连接。第二重分布层设置在封胶材料上、第一晶粒上并与第一晶粒电连接。第二重分布层包括具有至少一接触垫的最顶金属化层，而至少一接触垫包括凹部。表面涂布层覆盖最顶金属化层的一部分且暴露至少一接触垫的凹部。

公开(公告)号：CN107221521A

公开(公告)日：2017-09-29

申请号：CN201610455147.9

申请日：2016-06-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈玉芬 ,  陈志华 ,  余振华 ,  刘重希 ,  郭宏瑞 ,  蔡惠榕 ,  蔡豪益

IPC: H01L23/485 ,  H01L21/60

Abstract: 本发明提供一种半导体封装，具有第一重分布层、第一晶粒、第二重分布层以及表面涂布层。第一晶粒包覆在封胶材料内且设置在第一重分布层上并与第一重分布层电连接。第二重分布层设置在封胶材料上、第一晶粒上并与第一晶粒电连接。第二重分布层包括具有至少一接触垫的最顶金属化层，而至少一接触垫包括凹部。表面涂布层覆盖最顶金属化层的一部分且暴露至少一接触垫的凹部。

公开(公告)号：CN102270610A

公开(公告)日：2011-12-07

申请号：CN201010546170.1

申请日：2010-11-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄见翎 ,  蔡惠榕 ,  吴逸文 ,  刘重希

IPC: H01L23/00 ,  H01L23/488 ,  H01L23/498

CPC classification number: H01L21/7688 ,  C23C14/34 ,  C25D5/022 ,  C25D7/00 ,  H01L21/76879 ,  H01L21/76883 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L24/83 ,  H01L25/0657 ,  H01L2224/0361 ,  H01L2224/03826 ,  H01L2224/03831 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05572 ,  H01L2224/05647 ,  H01L2224/10126 ,  H01L2224/1145 ,  H01L2224/11452 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/11622 ,  H01L2224/13147 ,  H01L2224/1354 ,  H01L2224/13565 ,  H01L2224/16148 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/81024 ,  H01L2224/81193 ,  H01L2224/81447 ,  H01L2224/81815 ,  H01L2224/81911 ,  H01L2225/06513 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01025 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01038 ,  H01L2924/0104 ,  H01L2924/01047 ,  H01L2924/01049 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/1305 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05552

Abstract: 本发明提供一种集成电路装置及封装组件，该集成电路装置包括：一半导体基材；一凸块下金属层，形成于该半导体基材上；一导电柱体，形成于该凸块下金属层上，且具有一顶面及一侧壁表面，其中该侧壁表面具有一邻近该顶面的第一部分及一邻近该凸块下金属层的第二部分；一非金属保护结构，形成于该导电柱体的该侧壁表面的第二部分上；以及一金属盖层，形成于该顶面上并延伸至该导电柱体的该侧壁表面的第一部分上。本发明中，一非金属侧壁间隔物于铜柱侧壁的下部部分上，及一金属顶盖于铜柱的顶面及侧壁的上部部分上。金属顶盖为在非金属侧壁间隔物形成后，由无电电镀或浸镀技术形成。本发明可减少凸块崩塌的机率并增加封装体的可靠度表现。

公开(公告)号：CN110797270B

公开(公告)日：2021-07-23

申请号：CN201910456789.4

申请日：2019-05-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  谢昀蓁 ,  蔡惠榕

IPC: H01L21/60 ,  H01L21/56 ,  H01L23/485

Abstract: 在实施例中，一种方法包括：在管芯上方形成第一介电层，第一介电层包括光敏材料；固化第一介电层以降低第一介电层的光敏性；通过蚀刻图案化第一介电层以形成第一开口；在第一介电层的第一开口中形成第一金属化图案；在第一金属化图案和第一介电层上方形成第二介电层，第二介电层包括光敏材料；通过曝光和显影来图案化第二介电层以形成第二开口；以及在第二介电层的第二开口中形成第二金属化图案，第二金属化图案电连接至第一金属化图案。本发明实施例涉及半导体封装件和方法。

公开(公告)号：CN112750706A

公开(公告)日：2021-05-04

申请号：CN202011196697.6

申请日：2020-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭宏瑞 ,  汪嘉伟 ,  蔡惠榕 ,  张育慈

IPC: H01L21/48 ,  H01L23/498

Abstract: 在实施例中，集成电路器件包括：半导体衬底；接触焊盘，位于半导体衬底上；钝化层，位于接触焊盘和半导体衬底上；管芯连接件，延伸穿过钝化层，管芯连接件物理耦接和电耦接至接触焊盘，管芯连接件包括第一导电材料，第一导电材料是具有第一酸硬度/软度指数的路易斯酸；介电层，位于管芯连接件和钝化层上；以及保护层，设置在介电层和管芯连接件之间，保护层围绕管芯连接件，保护层包括第一导电材料和唑的配位络合物，唑是具有第一配体硬度/软度指数的路易斯碱，其中，第一酸硬度/软度指数和第一配体硬度/软度指数的乘积为正。本发明的实施例还涉及形成集成电路封装件的方法。

公开(公告)号：CN110379719B

公开(公告)日：2021-04-02

申请号：CN201910293773.6

申请日：2019-04-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  郭宏瑞 ,  蔡惠榕 ,  谢昀蓁

IPC: H01L21/60 ,  H01L23/485 ,  H01L23/48

Abstract: 本发明实施例揭露封装件及其形成方法。一种封装件的形成方法包括形成管芯，所述管芯包括衬垫及位于衬垫之上的钝化层。形成穿过钝化层一直到衬垫的通孔。在通孔上形成焊料帽，其中焊料帽的第一材料流动到通孔的侧壁。在一些实施例中，将通孔包封在第一包封体中，其中第一包封体是被选择成具有低的热膨胀系数和/或低的固化温度的聚合物或模塑化合物。在一些实施例中，藉由蚀刻工艺从通孔的侧壁移除焊料帽的第一材料并将通孔包封在第一包封体中。

公开(公告)号：CN109801849B

公开(公告)日：2021-01-22

申请号：CN201811131295.0

申请日：2018-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡惠榕 ,  谢昀蓁 ,  彭竣翔 ,  张岱民 ,  雷弋昜 ,  郭宏瑞 ,  余振华

IPC: H01L21/50 ,  H01L21/56 ,  H01L21/48 ,  H01L23/48 ,  H01L23/31

Abstract: 一种方法包括将器件密封在密封材料中，平坦化密封材料和器件，以及在密封材料和器件上方形成导电部件。导电部件的形成包括沉积第一导电材料以形成第一晶种层，在第一晶种层上方沉积与第一导电材料不同的第二导电材料以形成第二晶种层，在第二晶种层上方镀金属区，对第二晶种层实施第一蚀刻，并且对第一晶种层实施第二蚀刻，并且在蚀刻第一晶种层之后，对第二晶种层和金属区实施第三蚀刻。本发明的实施例还涉及封装件及其形成方法。