公开(公告)号：CN114695344A

公开(公告)日：2022-07-01

申请号：CN202210038268.9

申请日：2022-01-13

申请人： 台湾积体电路制造股份有限公司

发明人： 江子豪 ,  林文傑 ,  李介文

IPC分类号： H01L27/02 ,  H01L27/06

摘要： 一种半导体元件及其制造方法与静电放电保护装置，半导体元件包含P掺杂井具有在基材中的第一浓度的P型掺质；P掺杂区具有在基材中的第二浓度的P型掺质，且延伸围绕P掺杂井的周缘；浅沟渠隔离结构(STI)位于P掺杂井与P掺杂区之间；主动区位于基材上，主动区包含射极区及集极区；深沟渠隔离结构(DTI)延伸穿过主动区且位于射极区与集极区之间；以及电性连接位于射极区与P掺杂区之间。

公开(公告)号：CN116613158A

公开(公告)日：2023-08-18

申请号：CN202310318203.4

申请日：2023-03-29

申请人： 台湾积体电路制造股份有限公司

发明人： 竹立炜 ,  洪道一 ,  陈佳惠 ,  林文傑 ,  李介文

IPC分类号： H01L27/02 ,  H02H9/04

摘要： 在本揭露的一些实施例的一些态样中，揭示一种静电放电(ESD)保护电路及其操作方法。在一些态样中，该ESD保护电路包括：耦接至一衬垫的一第一晶体管、耦接于该第一晶体管与接地之间的一第二晶体管、耦接至该第一晶体管的一晶体管堆叠，及耦接于该晶体管堆叠与该接地之间的一ESD钳位器。

公开(公告)号：CN115528020A

公开(公告)日：2022-12-27

申请号：CN202210234552.3

申请日：2022-03-10

申请人： 台湾积体电路制造股份有限公司

发明人： 竹立炜 ,  林文傑 ,  苏郁迪 ,  蔡明甫 ,  李介文

IPC分类号： H01L27/02

摘要： 一种半导体装置及其制造方法，半导体装置包括第一半导体材料中的第一掺杂区域及第二掺杂区域，第一掺杂区域与第二掺杂区域分开；位于第一掺杂区域与第二掺杂区域之间的隔离结构；及第一掺杂区域的顶表面上方的第一线，其中第一线的末端及第二线的末端位于隔离结构上方。第一线及第二线具有第一宽度；及位于第一线与第二线之间且位于隔离结构上方的介电材料。第一宽度与半导体装置中的栅电极的宽度基本相似。

公开(公告)号：CN113471189A

公开(公告)日：2021-10-01

申请号：CN202110126917.6

申请日：2021-01-29

申请人： 台湾积体电路制造股份有限公司

发明人： 黄乾燿 ,  林文傑 ,  陈国基

IPC分类号： H01L27/02 ,  H01L27/092

摘要： 一种集成电路元件包括在第一方向及与第一方向横向的第二方向上间隔布置的多个TAP单元。多个TAP单元包括至少一个第一TAP单元。第一TAP单元包括在第二方向上连续布置的两个第一端部区及第一中间区。第一中间区包括植入在第一类型的第一阱区中的第一类型的第一掺杂剂。将第一端部区布置在第二方向上的第一中间区的相对侧上。第一端部区中的每一者包括植入在第一阱区中的第二类型的第二掺杂剂，此第二类型不同于第一类型。

公开(公告)号：CN113314529A

公开(公告)日：2021-08-27

申请号：CN202011313663.0

申请日：2020-11-20

申请人： 台湾积体电路制造股份有限公司

发明人： 黄乾燿 ,  林文傑 ,  陈国基

IPC分类号： H01L27/092

摘要： 一种集成电路装置包括第一半导体类型的多个第一阱分接头单元，及不同于第一半导体类型的第二半导体类型的多个第二阱分接头单元。多个第一阱分接头单元配置在至少两个列中，至少两个列在第一方向上彼此相邻且在横向于第一方向的第二方向上延伸。多个第一阱分接头单元中的每一个具有在第一方向上的第一长度。多个第二阱分接头单元包括至少一个第二阱分接头单元，至少一个第二阱分接头单元在大于第一方向上的多个第一阱分接头单元中的每一个的第一长度的第二长度上，在至少两个列之间，在第一方向上延伸。

公开(公告)号：CN217641333U

公开(公告)日：2022-10-21

申请号：CN202221758881.X

申请日：2022-07-08

申请人： 台湾积体电路制造股份有限公司

发明人： 洪道一 ,  林文傑 ,  李介文 ,  陈国基

IPC分类号： H01L27/02

摘要： 一种静电放电侦测电路以及箝位电路，静电放电(ESD)箝位电路具有连接在第一端与第二端之间的ESD侦测电路，ESD侦测电路具有第一输出节点及第二输出节点。ESD侦测电路用以回应于ESD事件在第一及第二输出节点输出相应的第一及第二控制信号。放电电路包括具有源极、漏极及栅极的p型晶体管。栅极连接至第一输出节点。n型晶体管具有源极、漏极及栅极。栅极连接至该第二输出节点。漏极连接至p型晶体管的漏极。放电电路用以建立自第一端穿过p型晶体管及n型晶体管至第二端的第一ESD放电路径，且进一步建立与第一ESD放电路径平行的第二ESD放电路径。第二ESD放电路径包括寄生硅控整流器。