公开(公告)号：CN101345081A

公开(公告)日：2009-01-14

申请号：CN200810126880.1

申请日：2008-07-10

Applicant: 富士通微电子株式会社

Inventor： 富田浩由

IPC: G11C11/406 ,  H03B19/00

CPC classification number: G11C11/406 ,  G11C2211/4061

Abstract: 本发明提供了振荡装置、调节振荡装置的方法和存储器。振荡装置包括：振荡器，其根据使能信号生成振荡信号；计数器，其对振荡信号的振荡数进行计数，并且能够在由第一信号所指示的振荡数处复位；以及比较器，其将所计数的振荡数与参考数进行比较。

公开(公告)号：CN100550196C

公开(公告)日：2009-10-14

申请号：CN200480043578.X

申请日：2004-07-16

Applicant: 富士通微电子株式会社

Inventor： 富田浩由 ,  山口秀策

IPC: G11C11/403

CPC classification number: G11C11/406 ,  G11C7/1045 ,  G11C11/40603 ,  G11C11/40615 ,  G11C11/4076

Abstract: 共用端子接收地址信号和数据信号。地址有效端子接收表示供给共用端子的信号是地址信号的地址有效信号。判优器决定优先外部存取请求和内部刷新请求中的哪一个。判优器响应芯片使能信号和地址有效信号的同为有效电平(外部存取请求)来禁止接收内部刷新请求。判优器响应读出操作或者写入操作的结束来允许接收内部刷新请求。其结果是，在具有接收地址信号和数据信号的共用端子的半导体存储装置中，能够防止读出操作以及写入操作和响应内部刷新请求的刷新操作相互冲突，从而防止误操作。

公开(公告)号：CN101276640B

公开(公告)日：2010-06-09

申请号：CN200810005991.7

申请日：2008-02-25

Applicant: 富士通微电子株式会社

Inventor： 富田浩由

IPC: G11C11/406

CPC classification number: G11C11/406 ,  G11C11/40603 ,  G11C11/40622 ,  G11C2211/4061

Abstract: 本发明公开了半导体存储器、系统及半导体存储器的操作方法。指示对刷新操作的允许/禁止的局部刷新信息被根据外部输入来设置，并被作为局部设置信号而输出。刷新请求信号被周期性地输出，该刷新请求信号对应于刷新操作被允许的存储器块。在局部刷新信息被外部输入改变的时间段中，屏蔽局部设置信号以允许对所有存储器块的刷新操作。因此，即使当改变局部刷新信息的定时与刷新请求信号的发生定时重叠时，也可以防止响应于刷新请求的刷新操作的禁止。结果，可以安全地执行刷新操作，并可以防止半导体存储器的误动作。

公开(公告)号：CN100585733C

公开(公告)日：2010-01-27

申请号：CN200710103037.7

申请日：2007-04-29

Applicant: 富士通微电子株式会社

Inventor： 富田浩由

IPC: G11C11/406 ,  G11C11/4074

CPC classification number: G11C11/4074 ,  G11C11/401 ,  G11C29/50 ,  G11C2029/0403 ,  G11C2207/2254 ,  H01L27/0207 ,  H01L27/10829

Abstract: 本发明提供了一种半导体器件及其制造方法，抑制了由于MOSFET的阈值的分散而造成的DRAM的刷新故障。DRAM具有用于记录将被施加到单元晶体管的背栅的背偏置电势的设置值的第一单位和用于基于记录在第一单位中的背偏置电势的设置值产生背偏置电势并将所产生的背偏置电势提供到背栅的第二单位，其中，当与单元晶体管具有相同结构并且在同一过程中制造的MOSFET的阈值大于单元晶体管应当具有的目标值时，比针对目标值的背偏置电势更浅的值被记录在第二单位中。

公开(公告)号：CN100583640C

公开(公告)日：2010-01-20

申请号：CN200510005326.4

申请日：2005-01-31

Applicant: 富士通微电子株式会社

Inventor： 富田浩由

IPC: H03L7/00

CPC classification number: H03K5/133 ,  G06F1/12 ,  H03K2005/00058 ,  H03K2005/00071 ,  H03L7/0814 ,  H03L7/0818 ,  H03L7/087

Abstract: 本发明提供了一种半导体集成电路。相位调整单元调整相位连续偏移的多个外部时钟的相位，从而产生多个内部时钟，所述多个内部时钟的每两个相邻转换沿之间的相位差相等。合成内部时钟以产生具有相等脉冲间隔的合成时钟。从而，即使当半导体集成电路被提供以低频率的外部时钟时，也可以高速运行半导体集成电路。例如，通过使用低时钟频率的低成本LSI测试台，可以高速运行和测试内部电路。这样可以减少半导体集成电路的测试成本，从而减少芯片成本。

公开(公告)号：CN100538884C

公开(公告)日：2009-09-09

申请号：CN03825101.9

申请日：2003-05-13

Applicant: 富士通微电子株式会社

Inventor： 富田浩由 ,  内田敏也

IPC: G11C11/406

CPC classification number: G11C7/12 ,  G11C11/406 ,  G11C11/4094 ,  G11C2207/002 ,  G11C2207/005 ,  G11C2211/4065

Abstract: 本发明提供一种可以进行高速访问的半导体存储装置，所述半导体存储装置包括以下装置：用于存储数据的存储单元(501、502)；与存储单元相连接，对存储单元可以进行数据输入或输出的位线(BL1、BL2)；与位线相连接，对位线上的数据进行放大的读出放大器(506a)；与连接于存储单元的位线和连接于读出放大器的位线进行连接或断开的开关晶体管(505a)。开关晶体管在第一存储单元访问动作和第二存储单元访问动作中的动作不同，可以高速进行第一或第二存储单元访问动作，从而可以整体提高半导体存储装置的访问速度。