公开(公告)号：CN108962331A

公开(公告)日：2018-12-07

申请号：CN201710860503.X

申请日：2017-09-21

申请人： 爱思开海力士有限公司

发明人： 玄相娥 ,  沈锡辅 ,  李相昊

IPC分类号： G11C29/18 ,  G11C29/56

CPC分类号： H01L22/34 ,  G01R31/026 ,  G01R31/2853 ,  G01R31/2856 ,  G11C29/025 ,  G11C29/1201 ,  G11C29/18 ,  G11C29/50008 ,  G11C2029/0403 ,  G11C2029/0407 ,  H01L22/32 ,  H01L25/0657 ,  H01L2225/0651 ,  H01L2225/06586 ,  G11C29/56

摘要： 公开了一种半导体器件、测试方法和包括该半导体器件的系统，其可以涉及一种用于测试半导体器件的焊盘的开路状态和短路状态的技术。

公开(公告)号：CN107689246A

公开(公告)日：2018-02-13

申请号：CN201710661595.9

申请日：2017-08-04

申请人： 台湾积体电路制造股份有限公司

发明人： 池育德 ,  王清煌 ,  史毅骏 ,  施孟君 ,  王家佑

IPC分类号： G11C29/42 ,  G11C29/44 ,  G11C29/56

CPC分类号： G06F11/1068 ,  G06F3/0619 ,  G06F3/0638 ,  G06F3/064 ,  G06F3/0685 ,  G06F11/1048 ,  G11C17/16 ,  G11C17/18 ,  G11C29/44 ,  G11C29/50016 ,  G11C29/56004 ,  G11C29/78 ,  G11C2029/0403 ,  G11C2029/4402 ,  G11C2029/5002 ,  G11C29/42 ,  G11C29/56

摘要： 本发明实施例提供用于校正存储器中的数据错误的系统及方法。形成包含存储器的集成电路IC裸片。确定当经受高温时易受数据遗失的存储器位置的地址。将数据位写入到所述存储器，其中所述数据位包含写入到所述存储器位置的一组位。将所述组位写入到当经受所述高温时不易受数据遗失的所述IC裸片的存储装置。在使所述IC裸片经受高温之后，重写存储于所述地址处的所述位中的至少一者。基于写入到所述存储装置的所述组位而重写所述位中的所述至少一者。

公开(公告)号：CN107039088A

公开(公告)日：2017-08-11

申请号：CN201610987132.7

申请日：2016-11-09

申请人： 三星电子株式会社

发明人： 金锡中 ,  张永旭

IPC分类号： G11C29/44 ,  G11C29/00

CPC分类号： G11C29/44 ,  G11C29/10 ,  G11C29/24 ,  G11C29/76 ,  G11C2029/0403 ,  G11C29/785

摘要： 一种存储器件，其包括存储单元阵列和控制电路，其中，存储单元阵列包括包含第一失效块的正常区域以及包含替换第一失效块的第一冗余块的冗余区域。控制电路包括存储替换信息的映射表。控制电路参考映射表以用于访问第一冗余块。当测试存储器件时，控制电路将“1”写入正常区域和第一冗余块中，将“0”写入除了第一冗余块之外的冗余区域中，将关于第二失效块和冗余区域中的第二冗余块的替换信息写入到映射表，以及关于被指派到地址信号的整个范围来基于从存储单元阵列所读取的整个数据验证采用第二冗余块替换第二失效块的结果。

公开(公告)号：CN106548809A

公开(公告)日：2017-03-29

申请号：CN201510723965.8

申请日：2015-09-22

申请人： 飞思卡尔半导体公司

发明人： 李尧桥 ,  门广旭 ,  邱建顺 ,  朱忠益

IPC分类号： G11C29/44 ,  G11C16/08

CPC分类号： G06F11/2094 ,  G06F3/0619 ,  G06F3/0638 ,  G06F3/065 ,  G06F3/0679 ,  G06F2201/805 ,  G06F2201/85 ,  G11C29/04 ,  G11C29/42 ,  G11C29/44 ,  G11C29/76 ,  G11C29/765 ,  G11C2029/0403 ,  G11C2029/0411 ,  G11C2029/4402

摘要： 一种处理缺陷非易失性存储器，非易失性存储器(NVM)系统具有包括多个存储器段的主NVM扇区、用于保存恢复记录的冗余NVM扇区、具有适于保存主地址和替换地址对的多个存储器区域的地址匹配电路、以及NVM控制器。NVM控制器被配置为确定主NVM扇区的第一存储器段是否不再可用，并因此(i)在冗余NVM扇区中创建用于存储的恢复记录，所述恢复记录包括第一存储器段的地址和与第一存储器段关联的数据，以及(ii)向地址匹配电路增加一对主地址和替换地址对，其中主地址是第一存储器段的地址且替换地址识别与第一存储器段关联的数据的替换位置。

公开(公告)号：CN103325789B

公开(公告)日：2016-01-13

申请号：CN201210559085.8

申请日：2012-12-20

申请人： 台湾积体电路制造股份有限公司

发明人： 陆湘台 ,  林志贤

IPC分类号： H01L27/112 ,  H01L21/8246 ,  G11C16/02

CPC分类号： H01L27/11521 ,  G11C16/02 ,  G11C16/0416 ,  G11C16/225 ,  G11C29/04 ,  G11C2029/0403 ,  H01L21/28273 ,  H01L21/3205 ,  H01L22/14 ,  H01L27/11558

摘要： 本发明涉及非易失性半导体存储器的UV编程系统和方法，半导体存储器存储器件包括设置在半导体衬底中的第一掺杂类型的第一和第二掺杂区域。第一类型的第一和第二掺杂区域彼此横向隔开。栅极电介质在第一和第二掺杂区域之间的半导体衬底的上方延伸，并且浮栅设置在栅极电介质上。紫外线(UV)光阻隔材料垂直设置在浮栅之上并具有覆盖浮栅的大小，使得在半导体存储器器件暴露于UV光之后浮栅保持充电。

公开(公告)号：CN100438047C

公开(公告)日：2008-11-26

申请号：CN200510099599.X

申请日：2005-09-14

申请人： 精工爱普生株式会社

发明人： 原弘幸 ,  下田达也

IPC分类号： H01L27/12 ,  H01L21/84 ,  G02F1/136 ,  G09F9/00

CPC分类号： H01L27/1266 ,  G01R31/31715 ,  G01R31/31723 ,  G11C11/401 ,  G11C2029/0403 ,  G11C2029/5002 ,  H01L22/34 ,  H01L27/1214 ,  H01L2924/0002 ,  H01L2924/00

摘要： 转移基板包括：基板；通过去除层形成在基板上的多个转移薄膜电路；形成在基板上用于检查电路工作的测试电路；和耦连每个薄膜电路与测试电路的布线。

公开(公告)号：CN101268541A

公开(公告)日：2008-09-17

申请号：CN200580051313.9

申请日：2005-06-16

申请人： PDF全解公司

发明人： 布莱恩·斯蒂尼 ,  维克特·基齐 ,  马克·茨沃尔德 ,  斯特凡诺·托奈罗

IPC分类号： H01L21/00 ,  H01L21/66 ,  H01L23/58 ,  G11C29/00

CPC分类号： G11C29/025 ,  G01R31/2884 ,  G11C17/14 ,  G11C29/006 ,  G11C29/24 ,  G11C2029/0403 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种用于定位缺陷的测试单元(100)，包括第一有源区(110)、基本上平行于第一有源区的第二有源区(120)、基本上平行于第一和第二有源区的第三有源区(130)、在第一和第二有源区之间形成的第四有源区(115)，以及在第二和第三有源区之间形成的第五有源区(125)。第四和第五有源区是在第二有源区的相对的端部分的附近形成的。第四和第五有源区还基本上垂直于第二有源区。

公开(公告)号：CN100385638C

公开(公告)日：2008-04-30

申请号：CN200310108059.4

申请日：2003-10-21

申请人： 上海宏力半导体制造有限公司

发明人： 何军 ,  李栋 ,  冷德学 ,  蔡孟锦

IPC分类号： H01L21/66 ,  H01L21/00 ,  G11C29/00 ,  G06F11/22 ,  G01R31/317

CPC分类号： H01L27/11 ,  G01R31/2853 ,  G01R31/2884 ,  G11C11/41 ,  G11C29/006 ,  G11C2029/0403 ,  G11C2029/5602 ,  H01L22/34

摘要： 本发明提供一种测试式样，用于静态随机存储器的桥接与连续性的测试。此测试式样包含至少一个测试单元，由一第一股与一第二股以一相嵌方式组成。其特征之一为任一股由一封口钩部、对应的一延伸部与对应的一连接部组成。其次，任一连接部可通过至少一第一测试垫电性连接至一外部电压，其中第一股封口钩部与第二股的封口钩部平行，任一封口钩部与对应的延伸部呈至少第一转角连接且该延伸部呈弯折形状，使得第一股的封口钩部相邻且平行于第二股的封口钩部与第二股的延伸部。进一步地，延伸部与对应的连接部呈第二转角连接，使得第一股的连接部相邻且平行于第二股的延伸部，如此以构成所谓的相嵌方式。

公开(公告)号：CN105981106B

公开(公告)日：2019-08-02

申请号：CN201580008215.0

申请日：2015-02-11

申请人： IMEC ,  非营利协会 ,  荷兰应用自然科学研究组织TNO

发明人： K·J·R·明尼 ,  G·基淋克 ,  J·吉诺

IPC分类号： G11C29/00 ,  H01L21/66 ,  H01L51/00 ,  H01L27/12 ,  H01L27/28 ,  H01L51/05 ,  G11C11/56 ,  G11C13/00

CPC分类号： H01L51/0022 ,  G11C17/146 ,  G11C29/028 ,  G11C29/50004 ,  G11C2029/0403 ,  G11C2029/5002 ,  H01L22/14 ,  H01L22/22 ,  H01L27/283 ,  H01L51/0055 ,  H01L51/0512

摘要： 提供了一种薄膜电路的制造方法，该方法包括：(a)获取包括具有输出的至少一个逻辑门电路的薄膜电路，至少一个逻辑门电路包括多个驱动晶体管和多个负载元件，至少一个负载元件电连接到输出；(b)将一系列预定电压图案顺序地提供给多个驱动晶体管，电压图案包括在相应驱动晶体管的栅极和源极之间分别施加的一组电压；(c)测量与一系列预定电压图案相对应的至少一个逻辑门电路的一系列输出电压值；(d)将一系列输出电压值与一系列相应的预定参考输出电压值进行比较；(e)在输出电压值与相应的预定参考输出电压值不匹配的情况下，调节电连接到输出的负载元件的数量；以及(f)重复步骤(b)至(e)，直至一系列输出电压值与一系列预定参考输出电压值匹配。

公开(公告)号：CN108701487A

公开(公告)日：2018-10-23

申请号：CN201680079361.7

申请日：2016-12-22

申请人： 超极存储器股份有限公司

发明人： 山田康利 ,  上村浩二 ,  安达隆郎

IPC分类号： G11C29/00 ,  G11C5/00

CPC分类号： G11C5/14 ,  G11C5/00 ,  G11C7/12 ,  G11C8/08 ,  G11C11/407 ,  G11C29/006 ,  G11C29/04 ,  G11C29/4401 ,  G11C29/781 ,  G11C29/785 ,  G11C29/814 ,  G11C2029/0403 ,  G11C2029/1202 ,  G11C2029/1204 ,  G11C2029/1208 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

摘要： 本发明的目的在于提供一种能够实现制造成品率的提高的堆叠型半导体装置，此外，提供该堆叠型半导体装置的制造方法。本发明为由多个半导体芯片、备用半导体芯片、控制芯片堆叠而成的堆叠型半导体装置，所述备用半导体芯片用于作为所述半导体芯片的备品来使用，所述控制芯片对所述多个半导体芯片的工作状态和所述备用半导体芯片的工作状态进行控制。在这种结构中，所述半导体芯片以及所述备用半导体芯片包含非接触通信部和工作开关，所述半导体芯片以及所述备用半导体芯片能够通过所述非接触通信部与其它所述半导体芯片进行非接触式通信，所述控制芯片通过切换所述半导体芯片的所述工作开关来对所述半导体芯片的工作状态进行控制，通过切换所述备用半导体芯片的所述工作开关来对所述备用半导体芯片的工作状态进行控制。