公开(公告)号：CN101147201B

公开(公告)日：2010-07-28

申请号：CN200580049212.8

申请日：2005-03-28

Applicant: 富士通微电子株式会社

Inventor： 高桥基 ,  福冈郁人

IPC: G11C16/24

CPC classification number: G11C16/26 ,  G11C16/0475 ,  G11C16/0491

Abstract: 提高读出速度。在由一个单元中具有两个存储区域的存储单元形成的存储单元阵列(1)中，将相对于相邻的两个位线对称的两个存储单元的外侧的存储区域的阈值设定为成对关系。字线选择电路(2)向与作为读出对象的两个存储单元连接的字线施加读出电压。另外，位线选择电路(3)向两个存储单元的紧邻外侧的两个字线施加接地电压，并且向内侧的两个位线施加规定的读出电压。在读出转换电路(4a)、(4b)、(4c)中，对通过字线选择电路(2)和位线选择电路(3)激活的各个存储单元中流过的漏极电流进行比较，并转换为一个数据。

公开(公告)号：CN101517653A

公开(公告)日：2009-08-26

申请号：CN200780034926.0

申请日：2007-09-27

Applicant: 富士通微电子株式会社

Inventor： 鸟井智史 ,  水谷和宏 ,  野村俊雄 ,  浅野正义 ,  福冈郁人 ,  马渡博史 ,  高桥基

IPC: G11C16/04 ,  G11C16/06 ,  H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C16/0433 ,  G11C16/10 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 一种非易失性半导体存储器件，具有：存储单元阵列(10)，以矩阵状排列有存储单元(MC)，该存储单元具有选择晶体管(ST)和存储单元晶体管(MT)；列译码器(12)，用于控制位线(BL)的电位；电压施加电路(14)，用于控制第一字线(WL1)的电位；第一行译码器(16)，用于控制第二字线(WL2)的电位；第二行译码器(18)，用于控制源极线(SL)的电位；其中，列译码器由耐电压比电压施加电路及第二行译码器的耐电压低的电路构成，第一行译码器由耐电压比电压施加电路及第二行译码器的耐电压低的电路构成。由于能够以高速控制位线和第二字线，所以能够高速读取已写入存储单元晶体管中的信息。