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公开(公告)号：CN108022618A
公开(公告)日：2018-05-11
申请号：CN201710474796.8
申请日：2017-06-21
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , M·F·佩罗尼 , C·托尔蒂 , M·马焦利尼
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0023 , G11C13/004 , G11C13/0097 , G11C2013/0045 , G11C2013/0078 , G11C2213/79 , G11C2213/82
摘要： 本申请涉及非易失性存储器、包括存储器的系统和控制存储器的方法。一种非易失性存储器(10，20)，包括：多个位线(BL )；多个源极线(4)；多个非易失性类型的存储器单元(3)，每个存储器单元(3)耦合在相应的位线(BL )与相应的源极线(4)之间；一个或多个放电线(44)，所述一个或多个放电线耦合至参考电压端子(GND)；以及多个受控开关(46)，所述多个受控开关耦合在相应的源极线(4)与相应的放电线(44)之间，该受控开关可以被选择性地驱动以用于将该相应的源极线(4)连接至该相应的放电线(44)，以便在该相应的源极线(4)与该参考电压端子(GND)之间形成导电路径。
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公开(公告)号：CN112992227A
公开(公告)日：2021-06-18
申请号：CN202011490378.6
申请日：2020-12-16
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , M·F·佩罗尼 , C·托尔蒂 , D·曼弗雷
IPC分类号： G11C13/00
摘要： 本公开的各实施例涉及包括具有上拉级的行解码器的非易失性存储器装置。示例性非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，该行解码器包括下拉级和上拉级，针对每个第一字线，该上拉级包括：对应的控制电路和对应的上拉开关电路，该控制电路生成对应的控制信号，该上拉开关电路经由控制信号被控制，以便将字线耦合到电源或者将字线从电源解耦。控制电路包括：电流镜和串联电路，该电流镜将电流注入到内部节点，基于对相应的字线的选择/取消选择，该串联电路将对应的内部节点耦合到接地或者将对应的内部节点从接地解耦，以使对应的内部节点上的电压降低/增加。每个控制信号是取决于对应的内部节点上的电压。
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公开(公告)号：CN110277986A
公开(公告)日：2019-09-24
申请号：CN201910173172.1
申请日：2019-03-07
申请人： 意法半导体股份有限公司
IPC分类号： H03K19/0185 , H03K19/20 , G11C16/06 , G11C16/20
摘要： 本公开涉及具有两域电平移位能力的电平移位器电路。例如，一种电平移位器电路，其被配置为移位在第一电压范围内切换的输入信号以相应地生成在高于第一电压范围的第二电压范围内切换的第一输出信号。该电平移位器电路包括锁存核心，其具有：锁存输入和输出端子；电源线，被配置为由电源电压供电；以及参考线，被配置为耦合至参考电压。电容耦合元件耦合至锁存核心的锁存输入和输出端子。驱动级被配置为利用基于输入信号生成的偏置信号来偏置电容耦合元件。去耦级被配置为通过电容耦合元件由驱动级驱动，以在输入信号的切换期间使电源线与电源电压去耦以及使参考线与参考电压去耦。
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公开(公告)号：CN112750484B
公开(公告)日：2024-08-23
申请号：CN202011173740.7
申请日：2020-10-28
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , M·F·佩罗尼 , C·托尔蒂
IPC分类号： G11C13/00
摘要： 本公开的实施例涉及相变存储器设备编程的方法、相变存储器设备和电子系统。用于对差分型相变存储器设备编程的实施例方法包括，在第一时间间隔内，借助设置和重置之间的电流对属于第一编程驱动器的直接存储器单元或相应互补存储器单元编程；并且，在相同的第一时间间隔内，借助设置和重置之间相同的电流对第二编程驱动器的直接存储器单元或相应互补存储器单元编程。方法还包括，在第二时间间隔内，借助设置和重置之间的另一电流对属于第一编程驱动器的另一直接存储器单元或相应互补存储器单元编程；并且，在同样的第二时间间隔内，借助设置和重置之间相同的另一电流对第二编程驱动器的另一直接存储器单元或相应互补存储器单元编程。
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公开(公告)号：CN113257310A
公开(公告)日：2021-08-13
申请号：CN202110119728.6
申请日：2021-01-28
申请人： 意法半导体股份有限公司
发明人： M·F·佩罗尼 , F·E·C·迪塞格尼 , M·拉帕拉卡 , C·托尔蒂
IPC分类号： G11C13/00
摘要： 本公开的各实施例涉及非易失性存储器设备的位线电压产生电路和对应的方法。一种实施例电压产生电路，用于具有存储器阵列的存储器，存储器阵列具有被耦合到相应的字线和局部位线的多个存储器单元，每个存储器单元具有存储元件和选择器元件，双极晶体管被耦合到存储元件，用于在读取或验证操作期间单元电流的选择性流动，以及选择器元件的基极端子被耦合到相应的字线；与每个位线相关联的是具有控制端子的偏置晶体管，并且该电路为该控制端子产生共源共栅电压；驱动级被耦合到每个字线的一端。该电路基于参考电压产生共源共栅电压，该参考电压是驱动级、字线以及存储器单元上的电压降的仿真的函数，是由于与对应的选择器元件相关联的电流而产生的。
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公开(公告)号：CN112802524A
公开(公告)日：2021-05-14
申请号：CN202011268058.6
申请日：2020-11-13
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , M·F·佩罗尼 , C·托尔蒂 , G·斯卡迪诺
摘要： 本公开的各实施例涉及非易失性存储器装置以及用于选择字线的方法。一种非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，该行解码器包括第一下拉级和第二下拉级，第一下拉级和第二下拉级被布置在阵列的相对侧上，并且对于每个第一字线，第一下拉级和第二下拉级分别包括对应的第一下拉开关电路和对应的第二下拉开关电路，第一下拉开关电路和第二下拉开关电路分别被耦合到第一字线的第一点和第二点。行解码器还包括上拉级，对于每个第一字线，上拉级包括对应的上拉开关电路，上拉开关电路是电可控的，以便：在取消选择第一字线的步骤中，将第一点耦合到电源节点；并且在选择第一字线的步骤中，将第一点从电源节点解耦。
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公开(公告)号：CN112992227B
公开(公告)日：2024-08-27
申请号：CN202011490378.6
申请日：2020-12-16
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , M·F·佩罗尼 , C·托尔蒂 , D·曼弗雷
IPC分类号： G11C13/00
摘要： 本公开的各实施例涉及包括具有上拉级的行解码器的非易失性存储器装置。示例性非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，该行解码器包括下拉级和上拉级，针对每个第一字线，该上拉级包括：对应的控制电路和对应的上拉开关电路，该控制电路生成对应的控制信号，该上拉开关电路经由控制信号被控制，以便将字线耦合到电源或者将字线从电源解耦。控制电路包括：电流镜和串联电路，该电流镜将电流注入到内部节点，基于对相应的字线的选择/取消选择，该串联电路将对应的内部节点耦合到接地或者将对应的内部节点从接地解耦，以使对应的内部节点上的电压降低/增加。每个控制信号是取决于对应的内部节点上的电压。
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公开(公告)号：CN113096701A
公开(公告)日：2021-07-09
申请号：CN202011539051.3
申请日：2020-12-23
申请人： 意法半导体股份有限公司
发明人： M·F·佩罗尼 , F·E·C·迪塞格尼 , M·卡鲁索 , C·托尔蒂
IPC分类号： G11C8/10 , G11C7/18 , G11C5/02 , G11C11/407
摘要： 本公开的各实施例涉及存储器设备及其操作方法。实施例的非易失性存储器设备包括以行和列布置的存储器单元的阵列；多个局部位线；以及多个主位线，每个主位线可耦合到局部位线的对应的子集。每个列的存储器单元被耦合到对应的局部位线。存储器设备还包括列解码器，列解码器可以被电子地控制以便将每个主位线耦合到局部位线的对应的子集的选择的局部位线。列解码器将每个主位线耦合到对应的选择的局部位线的两个不同的点。
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公开(公告)号：CN112992228A
公开(公告)日：2021-06-18
申请号：CN202011500455.1
申请日：2020-12-17
申请人： 意法半导体股份有限公司
发明人： M·F·佩罗尼 , F·E·C·迪塞格尼 , D·曼弗雷 , C·托尔蒂
IPC分类号： G11C13/00
摘要： 公开了相变存储器设备及其操作方法和包括存储器设备的系统。在一个实施例中，PCM装置的列解码器被划分成两个部分，这两个部分可以相互独立地被控制，并且这两个部分的驱动信号被配置为在单端读取和双端读取的两个操作中保证在读出放大器的两个输入处具有可比较的电容性负载。特别地，在单端读取期间，读出放大器具有第一输入和第二输入，第一输入接收对应于所选择的直接存储器单元的电容性负载，第二输入接收与未选择的互补存储器单元相关联的电容性负载。
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公开(公告)号：CN112750484A
公开(公告)日：2021-05-04
申请号：CN202011173740.7
申请日：2020-10-28
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , M·F·佩罗尼 , C·托尔蒂
IPC分类号： G11C13/00
摘要： 本公开的实施例涉及相变存储器设备编程的方法、相变存储器设备和电子系统。用于对差分型相变存储器设备编程的实施例方法包括，在第一时间间隔内，借助设置和重置之间的电流对属于第一编程驱动器的直接存储器单元或相应互补存储器单元编程；并且，在相同的第一时间间隔内，借助设置和重置之间相同的电流对第二编程驱动器的直接存储器单元或相应互补存储器单元编程。方法还包括，在第二时间间隔内，借助设置和重置之间的另一电流对属于第一编程驱动器的另一直接存储器单元或相应互补存储器单元编程；并且，在同样的第二时间间隔内，借助设置和重置之间相同的另一电流对第二编程驱动器的另一直接存储器单元或相应互补存储器单元编程。
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