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公开(公告)号：CN108022614B
公开(公告)日：2022-12-30
申请号：CN201711021655.7
申请日：2017-10-27
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
IPC: G11C11/22
Abstract: 本发明涉及半导体存储器。提供与互补读出和使用了参照信号的读出对应并且抑制了位线间的噪声的传播的半导体存储器。第一存储器区域具有：配置成j行k列的存储器单元、上位位线、字线、连接于上位位线的每2条的读出放大器、连接于上位位线的下位位线、由与第奇数行的存储器单元连接的板线和与第偶数行的存储器单元连接的板线构成的板线对、以及将与读出放大器连接的2条上位位线之中的一条或另一条固定为规定的电位的放电信号线对。第二存储器单元具有：配置成j行m列的存储器单元、字线、下位位线、每一条与在行向上配置的存储器单元连接的板线、以及被设置为在与下位位线分离后的位置与下位位线相邻的屏蔽布线。
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公开(公告)号：CN108242247A
公开(公告)日：2018-07-03
申请号：CN201711402466.4
申请日：2017-12-22
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
CPC classification number: G11C16/04 , G11C7/12 , G11C11/221 , G11C11/2255 , G11C11/2273 , G11C11/2297 , G11C8/08
Abstract: 本发明涉及半导体存储器。提供能够抑制噪声的产生、电源电路的负担的半导体存储器。包含：第一放电电路，对在一对位线中蓄积的电荷进行放电；第二放电电路，使在一对位线中蓄积的电荷放电；以及控制部，选择性地执行仅使第一和第二放电电路之中的第二放电电路工作的低速放电模式、使第一和第二放电电路都工作的高速放电模式、使第一和第二放电电路都停止的停止模式。
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公开(公告)号：CN108806753B
公开(公告)日：2023-07-28
申请号：CN201810393530.5
申请日：2018-04-27
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
Abstract: 本发明涉及非易失性半导体存储装置。提供一种能够扩大偏移调整范围的上限来进行自由度高的偏移调整的非易失性半导体存储装置。具有：第一电位保持线，对从存储器单元读出的存储电位进行保持；第二电位保持线，对从存储器单元读出的参照电位进行保持；读出放大器，一端连接于第一电位保持线，并且，另一端连接于第二电位保持线，对由第一电位保持线保持的存储电位与由第二电位保持线保持的参照电位的电位差进行放大；电容元件，连接于第一电位保持线；第一可变电容装置，能够调整电容值，并且，经由电容元件连接于第一电位保持线；偏移指令信号供给部，将用于控制偏移量的偏移指令信号向第一可变电容装置供给；以及第二可变电容装置，能够调整电容值，并且，连接于第二电位保持线。
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Patent Agency Ranking
公开(公告)号：CN111755038A
公开(公告)日：2020-10-09
申请号：CN202010201186.2
申请日：2020-03-20
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
Abstract: 公开了一种半导体存储装置。即使在是非回环模式且同时访问单位的末尾附近成为开始地址的情况下也使得能够实现高速的突发访问。在突发模式时，进行以下控制：在对内部地址的区域分配的地址中的、用于选择多个感测放大器区块中的任一个感测放大器区块的地址即区块地址的值为最大值的情况下，使第一感测放大器区块和第二感测放大器区块访问不同的存储体，在区块地址的值不为最大值的情况下，使所述第一感测放大器区块和所述第二感测放大器区块访问多个存储体中的同一存储体。
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公开(公告)号：CN110597743A
公开(公告)日：2019-12-20
申请号：CN201910496266.2
申请日：2019-06-10
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
Abstract: 本发明涉及半导体装置。目的在于提供能够在不招致处理速度的降低和功耗的增大的情况下设定固定数据的半导体装置。本发明是一种半导体装置，使用由多个位构成的固定数据，所述半导体装置包括：多个存储元件，分别对应于固定数据的多个位，每一个根据定时信号导入并保持在自身的输入端接收到的1位的值，并将其输出；以及初始化控制部，在接收到固定数据设定信号的情况下将初始化信号向多个存储元件供给，多个存储元件的各个根据初始化信号而被初始化为对由自身所对应的固定数据的位表示的值进行保持的状态。
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公开(公告)号：CN108806753A
公开(公告)日：2018-11-13
申请号：CN201810393530.5
申请日：2018-04-27
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
CPC classification number: G11C11/2273 , G11C11/221 , G11C16/26 , G11C5/063 , G11C5/10 , G11C16/24
Abstract: 本发明涉及非易失性半导体存储装置。提供一种能够扩大偏移调整范围的上限来进行自由度高的偏移调整的非易失性半导体存储装置。具有：第一电位保持线，对从存储器单元读出的存储电位进行保持；第二电位保持线，对从存储器单元读出的参照电位进行保持；读出放大器，一端连接于第一电位保持线，并且，另一端连接于第二电位保持线，对由第一电位保持线保持的存储电位与由第二电位保持线保持的参照电位的电位差进行放大；电容元件，连接于第一电位保持线；第一可变电容装置，能够调整电容值，并且，经由电容元件连接于第一电位保持线；偏移指令信号供给部，将用于控制偏移量的偏移指令信号向第一可变电容装置供给；以及第二可变电容装置，能够调整电容值，并且，连接于第二电位保持线。
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公开(公告)号：CN108242247B
公开(公告)日：2023-06-30
申请号：CN201711402466.4
申请日：2017-12-22
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
Abstract: 本发明涉及半导体存储器。提供能够抑制噪声的产生、电源电路的负担的半导体存储器。包含：第一放电电路，对在一对位线中蓄积的电荷进行放电；第二放电电路，使在一对位线中蓄积的电荷放电；以及控制部，选择性地执行仅使第一和第二放电电路之中的第二放电电路工作的低速放电模式、使第一和第二放电电路都工作的高速放电模式、使第一和第二放电电路都停止的停止模式。
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公开(公告)号：CN108022614A
公开(公告)日：2018-05-11
申请号：CN201711021655.7
申请日：2017-10-27
Applicant: 拉碧斯半导体株式会社
Inventor： 山田和志
IPC: G11C11/22
CPC classification number: G11C11/4091 , G11C5/025 , G11C5/063 , G11C5/10 , G11C7/02 , G11C7/06 , G11C7/12 , G11C7/18 , G11C11/221 , G11C11/2255 , G11C11/2259 , G11C11/2273 , G11C11/4085 , G11C11/4094 , G11C11/4097
Abstract: 本发明涉及半导体存储器。提供与互补读出和使用了参照信号的读出对应并且抑制了位线间的噪声的传播的半导体存储器。第一存储器区域具有：配置成j行k列的存储器单元、上位位线、字线、连接于上位位线的每2条的读出放大器、连接于上位位线的下位位线、由与第奇数行的存储器单元连接的板线和与第偶数行的存储器单元连接的板线构成的板线对、以及将与读出放大器连接的2条上位位线之中的一条或另一条固定为规定的电位的放电信号线对。第二存储器单元具有：配置成j行m列的存储器单元、字线、下位位线、每一条与在行向上配置的存储器单元连接的板线、以及被设置为在与下位位线分离后的位置与下位位线相邻的屏蔽布线。
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