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公开(公告)号：CN112306381A
公开(公告)日：2021-02-02
申请号：CN201910787482.2
申请日：2019-08-23
申请人： 旺宏电子股份有限公司
IPC分类号： G06F3/06 , G06F1/3234
摘要： 一种存储器装置以及存储器的数据存取方法。数据存取方法包括：接收数据擦除命令以执行数据擦除动作；以及，在数据擦除动作中：依据数据擦除命令以设定存储器中的选中存储单元区块；提供对应该选中存储单元区块的标识存储单元，依据数据擦除命令擦除标识存储单元中的数据，并使选中存储单元区块中的多个选中存储单元中的数据维持不变。如此一来，可大幅降低数据擦除动作所需的时间，并节省所需消耗的电能，提升存储器的整体性能。
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公开(公告)号：CN106875973A
公开(公告)日：2017-06-20
申请号：CN201610146048.2
申请日：2016-03-15
申请人： 旺宏电子股份有限公司
IPC分类号： G11C13/00
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/004 , G11C13/0064 , G11C2013/0042 , G11C2013/0054 , G11C2013/0066 , G11C2013/0071 , G11C2013/0092 , G11C2213/79
摘要： 本发明公开了一种存储装置，包括：一可编程电阻式存储单元阵列；一差动放大器，耦接至可编程电阻式存储单元阵列，其中差动放大器感测一位线上的一第一电压及一参考电压之间的一电压差，并响应于电压差提供一反馈信号，其中位线耦接至一存储单元。控制电路耦接至可编程电阻式存储单元阵列及差动放大器，执行一编程操作，以改变存储单元的一第一电阻值状态为一第二电阻值状态，编程操作包含：针对该参考电压选择相关于该第二电阻值状态的一电压电平；导通电流电路以施加编程电流的一编程脉冲至存储单元；及致能差动放大器；其中电流电路响应于反馈信号截止编程电流。
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公开(公告)号：CN101640073B
公开(公告)日：2012-09-05
申请号：CN200910009693.X
申请日：2009-02-04
申请人： 旺宏电子股份有限公司
CPC分类号： G11C11/5671 , G11C16/0475 , G11C16/26 , G11C2211/5612
摘要： 本发明公开了一种存储器读取方法及存储器，存储器包括一存储单元，此存储单元包括一第一半单元及一第二半单元。存储器读取方法包括下列步骤。施加一第一电压于存储单元以判断第一半单元的阈值电压是否高于一特定值。若第一半单元的阈值电压高于特定值，施加一第二电压于存储单元以读取第二半单元所储存的数据，第二电压高于第一电压特定值，否则施加一第三电压于存储单元以读取第二半单元所储存的数据，第三电压低于第一电压。
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公开(公告)号：CN101656540B
公开(公告)日：2012-05-23
申请号：CN200910140169.6
申请日：2009-07-08
申请人： 旺宏电子股份有限公司
IPC分类号： H03M1/66
CPC分类号： H03M1/808
摘要： 一种数字模拟转换器，具有多个相接成串的晶体管-电阻器单元，而每一晶体管-电阻器单元各有以一对互补的控制信息来控制其开启/关闭的一对晶体管。由于每一晶体管-电阻器单元的两个晶体管是对称地排列，故可依所接收的数字代码精确地决定其等效电阻值，进而数字模拟转换器的输出电压可根据此等效电阻值而被精确地调整。
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公开(公告)号：CN102129880A
公开(公告)日：2011-07-20
申请号：CN201010004012.3
申请日：2010-01-14
申请人： 旺宏电子股份有限公司
摘要： 此处所描述的多芯片封装具有一芯片其具有分享输入及独特的存取识别码。一独特的第一识别码被分配且储存于一批芯片中的芯片。安置一组芯片于一多芯片封装上。施加一系列的扫描识别码于该分享输入以分配可用的存取识别码。每一个芯片中，比较分享输入的该扫描识别码与储存于该芯片中的该独特的第一识别码，且在侦测到匹配时，此芯片中的电路致能该芯片一段时间以写入一存取识别码至非挥发存储器内，其中，所述芯片之一在一时间中被致能。此外，使用该分享输入以写入一可用存取识别码至该组芯片的该被致能芯片中的该非挥发存储器内。该独特的第一识别码可以在晶圆阶级测试程序时被储存。
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公开(公告)号：CN101350223B
公开(公告)日：2010-09-08
申请号：CN200810096284.3
申请日：2008-05-08
申请人： 旺宏电子股份有限公司
CPC分类号： G11C16/10 , G11C16/3477
摘要： 本发明公开了一种非易失性存储器及其操作方法。非易失性存储器包括存储单元阵列、第一虚拟单元阵列、地址译码单元及同步编程电路。存储单元阵列包括一第一存储单元，而第一虚拟单元阵列包括一第一虚拟单元。第一虚拟单元系相邻于存储单元阵列之边缘一侧，且与第一存储单元相对应。地址译码单元接收一地址信号以进行译码，且当该地址信号为第一虚拟单元之相对地址时，同步编程电路控制第一虚拟单元与第一存储单元被同步地编程。
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公开(公告)号：CN100481268C
公开(公告)日：2009-04-22
申请号：CN01129534.1
申请日：2001-06-25
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/14
摘要： 一种闪存的抹除方法，其步骤如下：首先在存储单元的栅极上施加偏压Vg，并于源/漏极上施加偏压Vd以进行抹除操作，此偏压Vd由一起始值开始随时间递增至一默认值，其间皆不进行检查步骤。接着检查各存储单元是否都已被抹除，如是则结束抹除步骤，如否则再进行至少一次的升压抹除-检查步骤，直至确定所有存储单元皆被抹除为止，其中每次升压抹除-检查步骤皆包含一个升高偏压Vd的抹除步骤与其后的一个检查步骤。
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公开(公告)号：CN101350224A
公开(公告)日：2009-01-21
申请号：CN200710169281.3
申请日：2007-11-08
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/10
CPC分类号： G11C16/10 , G11C11/5671 , G11C16/0475
摘要： 本发明公开了一种存储器及其程序化方法，存储器包括多个多级单元，每一个多级单元包括一第一半单元及一第二半单元。此方法包括，首先，提供一目标地址及相对应的将要储存的2n群数据，其中，n为正整数。之后，在一程序化循环内，依据目标地址，将2n群数据依序程序化于多级单元，使得第一半单元所储存的数据及第二半单元所储存的数据系来自2n群数据的不同群。本发明提供的这种存储器及其程序化方法，降低了存储器所接收的复杂地址输入，节省了存储器程序化时间。
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公开(公告)号：CN1260738C
公开(公告)日：2006-06-21
申请号：CN02123042.0
申请日：2002-06-12
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/02 , G11C11/407
摘要： 一种具有新颖位线连接组态的NOR结构半导体记忆装置，包含一电性连接至多条位线的半导体记忆单元数组。该多条位线分隔成至少四个位线群组。每一位线群组的至少两条位线分别经由至少两个位线晶体管而耦合至一主位线。再者，NOR结构半导体记忆装置的位线排列成其中至少四条相邻的位线分别选自于四个相异的位线群组且耦合至四条相异的主位线。在编程或资料读出操作期间中，一编程电压或感测电流供应于四条相邻的位线中的两条相邻的位线，同时另外两条相邻的位线接地。因而，此NOR结构半导体记忆装置因为无漏电流路径形成，所以成功地防止编程扰乱或以高速度正确地判定储存于记忆单元中的数据。
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公开(公告)号：CN114203231A
公开(公告)日：2022-03-18
申请号：CN202011081201.0
申请日：2020-10-10
申请人： 旺宏电子股份有限公司
发明人： 何信义
摘要： 一种存储器阵列与存储器结构，存储器阵列包括：多个驱动元件，设置成多行与多列的阵列；多个存储单元，设置成多行与多列的阵列，并分别与多个驱动元件相对应，其中各存储单元的一端耦接到相应的驱动元件的第一端；以及多条字线与多条位线，彼此交叉设置，其中多条字线的每一个分别耦接为在同一行的多个驱动元件的控制端，多条位线的每一个分别耦接为在同一列的各存储单元的另一端；其中在同一行中的一个驱动元件的第一端与同一行中其他的至少一个驱动元件的第一端以金属线相连接。
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