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公开(公告)号：CN101221808A
公开(公告)日：2008-07-16
申请号：CN200810002051.2
申请日：2008-01-09
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4091 , G11C11/4096
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101740114A
公开(公告)日：2010-06-16
申请号：CN200910251217.9
申请日：2008-01-09
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4063 , G11C11/4091
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101221808B
公开(公告)日：2010-06-02
申请号：CN200810002051.2
申请日：2008-01-09
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4091 , G11C11/4096
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101276641A
公开(公告)日：2008-10-01
申请号：CN200810005561.5
申请日：2008-02-15
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4076
CPC分类号： G11C7/04 , G11C7/1066 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2272
摘要： 本发明提供一种半导体存储器件，该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作，而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块，其中，上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号，上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值，并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
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公开(公告)号：CN101276641B
公开(公告)日：2012-05-23
申请号：CN200810005561.5
申请日：2008-02-15
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4076
CPC分类号： G11C7/04 , G11C7/1066 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2272
摘要： 本发明提供一种半导体存储器件，该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作，而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块，其中，上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号，上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值，并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
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公开(公告)号：CN1992079A
公开(公告)日：2007-07-04
申请号：CN200610126577.2
申请日：2006-08-28
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/409 , G11C11/4091
CPC分类号： G11C7/1027 , G11C7/1012 , G11C7/1048 , G11C7/1051 , G11C7/1066 , G11C7/1069 , G11C7/1072 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/22 , G11C11/4076 , G11C11/4091 , G11C11/4093 , G11C11/4094 , G11C11/4096 , G11C29/028 , G11C2207/002
摘要： 本发明提供一种半导体器件，在包含DRAM等半导体存储器的半导体器件中，实现动作余量的增大和消耗功率的降低。例如，具有由副放大器(SAMP)对从读出放大器阵列(SAA)读出到本地输入输出线(LIO)上的信号进行放大并传送到主输入输出线(MIO)的列系统电路。在各副放大器(SAMP)中，设有例如可以按照读起动信号(RD1、2)设定2种电流的电流控制电路(IC)。读起动信号(RD1、2)，通过时序控制电路的控制，在与突发读出动作的周期数对应的时刻生成。在存储体激活后紧接着的突发读出动作周期中，由(RD1)将电流控制电路(IC)的电流设定得较大，在后续的读出周期中，由(RD2)将电流控制电路(IC)的电流设定得较小。
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公开(公告)号：CN1909114A
公开(公告)日：2007-02-07
申请号：CN200610108315.3
申请日：2006-08-01
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
CPC分类号： G06F11/1044 , G11C2029/0409
摘要： 本发明提供一种半导体存储器件，该半导体存储器件抑制面积损失，并且小型化时的动作余量大。例如，对于DRAM等的存储阵列(ARY)，采用由64位数据位和9位校验位构成的纠错码方式，使伴随该纠错码方式的纠错码电路(ECC)与读出放大器串(SAA)相邻地配置。在芯片内，除了设置有由这种存储阵列ARY构成的额定存储阵列之外，还设置有与存储阵列(ARY)同样地具有(SAA)及与该(SAA)相邻的(ECC)的冗余存储阵列，解救制造时产生的缺陷。并且，在(ECC)中，在有激活指令时进行纠错，在有预充电指令时进行校验位的存储。
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公开(公告)号：CN101740114B
公开(公告)日：2013-02-20
申请号：CN200910251217.9
申请日：2008-01-09
申请人： 尔必达存储器股份有限公司
IPC分类号： G11C11/4063 , G11C11/4091
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101425299A
公开(公告)日：2009-05-06
申请号：CN200810170700.X
申请日：2008-10-30
申请人： 株式会社日立制作所
CPC分类号： G11B7/0025 , G11B7/24006
摘要： 本发明提供一种信息存储装置和记录介质，一边使存储区MA在z轴的周围一点一点旋转，一边从与z轴正交的方向对存储区MA照射平行光线，拍摄存储区的投影像。这时，照射的光线具有至少覆盖存储区的xy平面方向的尺寸。根据上述投影像，根据计算机X射线断层摄影术的原理，在运算单元PU通过计算，求出三维分布的小区域的数据和地址。数据的写入将用放在存储区的外部的透镜OL聚光的激光照射所希望的小区域，在相应的小区域内部发生热引起的变性，从而对光的透射率或发光特性施加变化。在将存储信息的小区域配置为x、y、z方向的三维状的信息存储装置中，防止伴随着z方向的存储区的扩大的读出信号的SN比的下降，并且提供一种写入部件。
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公开(公告)号：CN102763083B
公开(公告)日：2015-07-08
申请号：CN201080063795.0
申请日：2010-06-17
申请人： 株式会社日立制作所
CPC分类号： G06F3/0616 , G06F3/0649 , G06F3/067 , G06F9/50 , G06F9/5055 , G06F11/3051 , G06Q10/10
摘要： 本发明提供一种计算机系统及其更改方法，在使用一体型装置来构建的大规模计算机系统中，使系统的构建和更改容易化。计算机系统具有：管理系统整体的管理计算机；一体型装置；以及对管理计算机与一体型装置之间进行连接的上级连接装置，在计算机系统中，管理计算机保持：表示一体型装置的结构的一体型装置内结构信息；有可能导入到系统的表示一体型装置的结构的导入预定一体型装置结构信息；以及表示一体型装置的寿命的寿命信息，并且获取表示是否保证计算机和存储装置的连接性的连接性保证信息，参照寿命信息来选择要从系统撤除的一体型装置，参照一体型装置内结构信息、导入预定一体型装置结构信息以及连接正保证信息来选择要导入到系统内的一体型装置，输出与所选择的要撤除的一体型装置以及要导入的一体型装置有关的信息。
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