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公开(公告)号：CN101221808A
公开(公告)日：2008-07-16
申请号：CN200810002051.2
申请日：2008-01-09
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4091 , G11C11/4096
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101221808B
公开(公告)日：2010-06-02
申请号：CN200810002051.2
申请日：2008-01-09
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4091 , G11C11/4096
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101740114A
公开(公告)日：2010-06-16
申请号：CN200910251217.9
申请日：2008-01-09
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C11/4063 , G11C11/4091
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101740114B
公开(公告)日：2013-02-20
申请号：CN200910251217.9
申请日：2008-01-09
申请人： 尔必达存储器股份有限公司
IPC分类号： G11C11/4063 , G11C11/4091
CPC分类号： G11C11/4091 , H01L27/10897
摘要： 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN1098535C
公开(公告)日：2003-01-08
申请号：CN95107781.3
申请日：1995-06-28
申请人： 株式会社日立制作所 , 日立ULSI工程株式会社
发明人： 和田省治 , 检见崎兼秀 , 村中雅也 , 尾方真弘 , 清柳秀明 , 北目哲也 , 片山雅弘 , 久保埜昌次 , 铃木幸英 , 森野诚 , 宫武伸一 , 春藤诚一 , 小山芳久 , 大野信彦
IPC分类号： H01L21/82
摘要： 一安装于存储器模块上的故障校正LSI，包括：用于捕获地址和控制信号的输入接口部分；一相应于存储器设备数据总线的输入/输出接口部分；一个存储器电路；一个冗余校正RAM部分；相应于一故障芯片地址把冗余校正RAM部分的数据输入/输出总线连接到一输入/输出电路的选择部分；相应于发现有故障的动态RAM选择性激活一将要连接到数据总线的输入/输出电路的数据输入/输出部分；以及一个屏蔽部分。
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公开(公告)号：CN100354971C
公开(公告)日：2007-12-12
申请号：CN02829837.3
申请日：2002-11-08
申请人： 株式会社日立制作所 , 尔必达存储器株式会社 , 日立超大规模集成电路系统株式会社
IPC分类号： G11C7/06
CPC分类号： G11C7/062 , G11C5/063 , G11C7/065 , G11C7/08 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/18 , G11C8/08 , G11C11/4087 , G11C11/4091 , G11C11/4094 , G11C11/4096 , G11C11/4097 , G11C29/1201 , G11C2207/002 , G11C2207/005 , H01L27/0207 , H01L27/10814 , H01L27/10882 , H01L27/10897
摘要： 本发明的直接读出放大器，在作为位线连接到栅极的差动对而动作的MOS晶体管和RLIO线之间，设置由在位线方向上布线的读出列选择线所控制的MOS晶体管而使其隔离，进而，把作为差动对而动作的MOS晶体管的源极连接到在字线方向上布线的共同源极线上。在读出动作时，通过利用读出列选择线和共同源极线仅在选择栅网上激活直接读出放大器，而大幅度地减少读出动作时的消耗电力。而且，从局部IO线隔离作为差动对动作的MOS晶体管的寄生电容，减少局部IO线的负载能力，实现读出速度的高速化。另外，降低读出动作中的局部IO线的负载能力的数据模式依赖性，使制造后的试验容易化。
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公开(公告)号：CN1695249A
公开(公告)日：2005-11-09
申请号：CN02829837.3
申请日：2002-11-08
申请人： 株式会社日立制作所 , 尔必达存储器株式会社 , 日立超大规模集成电路系统株式会社
IPC分类号： H01L27/108 , H01L21/8242 , G11C11/407 , G11C11/409
CPC分类号： G11C7/062 , G11C5/063 , G11C7/065 , G11C7/08 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/18 , G11C8/08 , G11C11/4087 , G11C11/4091 , G11C11/4094 , G11C11/4096 , G11C11/4097 , G11C29/1201 , G11C2207/002 , G11C2207/005 , H01L27/0207 , H01L27/10814 , H01L27/10882 , H01L27/10897
摘要： 本发明的直接读出放大器，在作为位线连接到栅极的差动对而动作的MOS晶体管和RLIO线之间，设置由在位线方向上布线的列选择线所控制的MOS晶体管而使其隔离，进而，把作为差动对而动作的MOS晶体管的源极连接到在字线方向上布线的共同源极线上。在读出动作时，通过利用列选择线和共同源极线仅在选择栅网上激活直接读出放大器，而大幅度地减少读出动作时的消耗电力。而且，从局部IO线隔离作为差动对动作的MOS晶体管的寄生电容，减少局部IO线的负载能力，实现读出速度的高速化。另外，降低读出动作中的局部IO线的负载能力的数据模式依赖性，使制造后的试验容易化。
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公开(公告)号：CN1181632A
公开(公告)日：1998-05-13
申请号：CN97121179.5
申请日：1997-10-24
申请人： 株式会社日立制作所 , 日立超爱尔、爱斯、爱工程股份有限公司
IPC分类号： H01L27/108
CPC分类号： G11C11/4074 , G11C11/408 , G11C11/4087
摘要： 在动态RAM中,动态存储单元设置于字线和一对位线的一根的交叉处,对应于电源电压的选择电平信号和对应于低于电路地电位的负电位的非选择电平提供给字线。由读出放大器读到成对位线的存储单元信号被放大,所述读出放大器在电路地电位和通过使电源电压降低等于地址选择MOSFET的阈值电压而形成的内部电压下工作。动态RAM具有接收电源电压和电路地电位的振荡器,及接收由振荡器产生的振荡脉冲的电路,用于产生负电位。
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公开(公告)号：CN1124876A
公开(公告)日：1996-06-19
申请号：CN95107781.3
申请日：1995-06-28
申请人： 株式会社日立制作所 , 日立ULSI工程株式会社
发明人： 和田省治 , 检见崎兼秀 , 村中雅也 , 尾方真弘 , 清柳秀明 , 北目哲也 , 片山雅弘 , 久保埜昌次 , 铃木幸英 , 森野诚 , 宫武伸一 , 春藤诚一 , 小山芳久 , 大野信彦
IPC分类号： H01L21/82
摘要： 一安装于存储器模块上的故障校正LSI，包括：用于捕获地址和控制信号的输入接口部分；一相应于存储器设备数据总线的输入/输出接口部分；一个存储器电路；一个冗余校正RAM部分；相应于一故障芯片地址把冗余校正RAM部分的数据输入/输出总线连接到一输入/输出电路的选择部分；相应于发现有故障的动态RAM选择性激活一将要连接到数据总线的输入/输出电路的数据输入/输出部分；以及一个屏蔽部分。
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