公开(公告)号：CN108630271A

公开(公告)日：2018-10-09

申请号：CN201710901089.2

申请日：2017-09-28

申请人： 东芝存储器株式会社

发明人： 高谷聪 ,  野口纮希 ,  藤田忍

IPC分类号： G11C13/00 ,  G11C11/16

CPC分类号： G11C7/1051 ,  G11C7/02 ,  G11C7/1069 ,  G11C11/1673 ,  G11C11/1693 ,  G11C13/00 ,  G11C13/004 ,  G11C13/0061 ,  G11C27/024 ,  G11C27/026

摘要： 根据一个实施例，存储器设备包括：存储器单元；读取驱动器，被配置为在针对存储器单元的读取操作时向存储器单元供给读取脉冲；滤波器电路，被配置为从第一信号输出第一频域中的第二信号，该第一信号通过读取脉冲从存储器单元输出；保持电路，被配置为保持第二信号的峰值；以及感测放大器电路，被配置为基于峰值从存储器单元读取数据。

公开(公告)号：CN104102616B

公开(公告)日：2017-07-28

申请号：CN201410132075.5

申请日：2014-04-03

申请人： 辉达公司

发明人： 威廉·J·达利 ,  约翰·W·波尔顿 ,  托马斯·黑斯廷斯·格里尔三世 ,  布鲁切克·库都·海勒尼 ,  卡尔·托马斯·格雷

IPC分类号： G06F13/42 ,  G06F13/40

CPC分类号： G11C7/00 ,  G11C7/1057 ,  G11C7/1069 ,  G11C11/4096 ,  G11C11/41 ,  H01L2224/0401 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2924/15192 ,  H01L2924/15311

摘要： 提供了接地参考单端存储器互连并且提供了用于传送信号的系统。系统包括第一处理单元、高速缓存存储器和封装。第一处理单元包括第一接地参考单端信令（GRS）接口电路，并且第二处理单元包括第二GRS接口电路。高速缓存存储器包括第三和第四GRS接口电路。封装包括将第一GRS接口耦连到第三GRS接口并且将第二GRS接口耦连到第四GRS接口的一个或多个电迹线，其中第一GRS接口电路、第二GRS接口、第三GRS接口和第四GRS接口电路每个配置为通过将一个迹线与接地网络之间的电容器放电来沿一个或多个电迹线中的一个迹线传送脉冲。

公开(公告)号：CN102099861B

公开(公告)日：2016-06-01

申请号：CN200980128341.4

申请日：2009-07-09

申请人： 美光科技公司

发明人： 保罗·A·拉伯奇 ,  约瑟夫·M·杰德罗 ,  詹姆斯·B·约翰逊

IPC分类号： G11C5/02 ,  G11C7/22 ,  G11C7/00 ,  H01L23/12

CPC分类号： G11C7/1072 ,  G06F12/00 ,  G11C5/02 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1096 ,  G11C7/222 ,  G11C11/401 ,  G11C11/4096 ,  G11C29/02 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/107

摘要： 本发明揭示一种使用彼此耦合且耦合到逻辑裸片的堆叠式存储器装置裸片的存储器系统及方法。所述逻辑裸片可包含可操作以控制所述逻辑裸片从所述存储器装置裸片中的每一者接收信号(例如读取数据信号)的时序的时序校正系统。时序校正通过调整施加到所述存储器装置裸片中的每一者的相应选通信号(例如读取选通信号)的时序来控制所述读取数据或其它信号的时序。所述存储器装置裸片可在依据其何时接收所述相应选通信号而确定的时间处将读取数据发射到所述存储器装置。调整所述选通信号中的每一者的所述时序以便在相同时间处接收来自所有所述存储器装置裸片的所述读取数据或其它信号。

公开(公告)号：CN105355232A

公开(公告)日：2016-02-24

申请号：CN201410409377.2

申请日：2014-08-19

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 陈金明

IPC分类号： G11C11/413

CPC分类号： G11C11/412 ,  G11C5/06 ,  G11C7/1069 ,  G11C11/419

摘要： 本发明公开了一种静态随机存储器。其中，该静态随机存储器包括：第一反相器和第二反相器，第一反相器的输出端连接至第二反相器的输入端，第一反相器的输入端连接至第二反相器的输出端；第一NMOS晶体管，分别与第一反相器的输入端、第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NMOS晶体管，分别与第一反相器的输出端、第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。本发明解决了现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题，达到了提高基于6T单元的SRAM的读静态噪声容限的技术效果。

公开(公告)号：CN102867542B

公开(公告)日：2015-08-12

申请号：CN201210229285.7

申请日：2012-07-03

申请人： 联发科技股份有限公司

发明人： 黄世煌

IPC分类号： G11C11/413

CPC分类号： G11C7/062 ,  G11C7/1048 ,  G11C7/1057 ,  G11C7/1069 ,  G11C7/12 ,  G11C7/18

摘要： 本发明提供一种内存输出电路。在一个实施方式中，所述内存输出电路接收存储单元阵列所输出的位线数据及反位线数据，包括预充电电路、前置放大器、以及感测放大器。所述预充电电路预充电第一节点及第一反节点，其中位线数据及反位线数据分别被输出至第一节点及第一反节点。前置放大器依据于第一节点的第一电压及于第一反节点的第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压。感测放大器侦测于第二节点的第二电压及于第二反节点的第二反电压以分别于第三节点及第三反节点产生第三电压以及第三反电压。本发明提出的内存输出电路，减少输出延迟，提高了输出电路的运作速度。

公开(公告)号：CN104050134A

公开(公告)日：2014-09-17

申请号：CN201310741673.8

申请日：2013-12-27

申请人： 辉达公司

发明人： 威廉·J·达利 ,  约翰·W·波尔顿 ,  托马斯·黑斯廷斯·格里尔三世

IPC分类号： G06F13/42

CPC分类号： G11C11/4096 ,  G11C7/1057 ,  G11C7/1069

摘要： 本发明提供了多相接地参考单端信令。一种系统，包括控制电路和第一、第二以及第三接地参考单端信令（GRS）驱动器电路，其每个耦连到输出信号。控制电路配置为生成第一、第二以及第三控制信号集，其每个是基于时钟信号的各自的相位的。每个GRS驱动器电路配置为在时钟信号的至少一个相位期间基于各自的控制信号集来预充电电容器以存储电荷，以及在时钟信号的各自的相位期间通过将电荷放电来驱动相对于接地网络的输出信号。

公开(公告)号：CN101715594B

公开(公告)日：2014-04-30

申请号：CN200880018235.6

申请日：2008-03-31

申请人： 桑迪士克3D有限责任公司

发明人： 卢卡·G·法索利 ,  阿里·阿尔-沙马 ,  肯尼思·K·索

IPC分类号： G11C7/06

CPC分类号： G11C7/06 ,  G11C7/08 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/1096 ,  G11C8/08 ,  G11C11/4085

摘要： 本发明提供了一种示例性的放大器电路，其包括：具有第一配置的第一组空间分布的最终放大器级；以及具有与第一配置不同的第二配置的第二组空间分布的最终放大器级。所述两组为它们各自的最终放大器级共享相同的控制节点，且两组共享相同的放大器输出节点。每组一般在另一组被禁用时被使能。在并入了存储器阵列的特定实施例中，仅需要在整个存储器阵列上对一个关键模拟节点走线。

公开(公告)号：CN103730457A

公开(公告)日：2014-04-16

申请号：CN201310451470.5

申请日：2013-09-27

申请人： 株式会社吉帝伟士

发明人： 板仓悟 ,  胜又章夫 ,  梅木昭宏 ,  白石靖 ,  阿部纯一郎

IPC分类号： H01L25/18 ,  H01L25/065 ,  H01L23/31 ,  H01L21/98

CPC分类号： G11C16/30 ,  G06F3/00 ,  G11C5/02 ,  G11C5/025 ,  G11C5/06 ,  G11C5/063 ,  G11C7/10 ,  G11C7/1069 ,  G11C11/4096 ,  H01L22/10 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/15311 ,  H01L2924/19105

摘要： 本发明提供一种将电源IC、各种无源元件模块化，并与控制器电源电压的低电压化、控制器以及NAND型快闪存储器的多电源化相适应的半导体存储装置。半导体存储装置（100）包括在背面具有BGA端子的控制器封装（110）以及分别具有多个半导体存储元件并搭载在控制器封装上的一个或多个存储器封装（120）。控制器封装包括在背面具有BGA端子的基板；搭载在下基板上的供给多个电源的电源IC；以及控制器，该控制器搭载在下基板上，利用由电源IC供给的多个电源而动作，经由BGA端子提供与外部系统的接口，并且控制针对半导体存储元件的读出以及写入动作。

公开(公告)号：CN102867542A

公开(公告)日：2013-01-09

申请号：CN201210229285.7

申请日：2012-07-03

申请人： 联发科技股份有限公司

发明人： 黄世煌

IPC分类号： G11C11/413

CPC分类号： G11C7/062 ,  G11C7/1048 ,  G11C7/1057 ,  G11C7/1069 ,  G11C7/12 ,  G11C7/18

摘要： 本发明提供一种内存输出电路。在一个实施方式中，所述内存输出电路接收存储单元阵列所输出的位线数据及反位线数据，包括预充电电路、前置放大器、以及感测放大器。所述预充电电路预充电第一节点及第一反节点，其中位线数据及反位线数据分别被输出至第一节点及第一反节点。前置放大器依据于第一节点的第一电压及于第一反节点的第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压。感测放大器侦测于第二节点的第二电压及于第二反节点的第二反电压以分别于第三节点及第三反节点产生第三电压以及第三反电压。本发明提出的内存输出电路，减少输出延迟，提高了输出电路的运作速度。

公开(公告)号：CN102687267A

公开(公告)日：2012-09-19

申请号：CN200980162152.9

申请日：2009-11-13

申请人： 惠普发展公司 ,  有限责任合伙企业

发明人： 纳温·穆拉利马诺哈尔 ,  诺曼·保罗·茹匹

IPC分类号： H01L23/043

CPC分类号： G11C5/02 ,  G11C5/04 ,  G11C7/1069 ,  G11C7/1078 ,  G11C8/12 ,  G11C11/4087 ,  G11C11/4096 ,  H01L25/0657 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种系统和方法，包括位于堆栈存储器上的存储器管芯，该存储器管芯被组成为包括数据的多个垫。该系统和方法还包括位于所述堆栈存储器上的另一个存储器管芯，该另一个存储器管芯被组成为另外多个垫，且通过硅穿孔（TSV）被连接至所述存储器管芯，所述数据沿TSV被传输。