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公开(公告)号：CN116051445A
公开(公告)日：2023-05-02
申请号：CN202110931728.6
申请日：2021-08-13
申请人： 珠海方正科技高密电子有限公司 , 北大方正集团有限公司
IPC分类号： G06T7/00 , G06V10/764
摘要： 本发明提供一种电路板检测方法、装置、设备、存储介质及产品。该方法包括：采集待检测的电路板的图像数据；将所述电路板的图像数据输入至优化的神经网络模型，获得所述电路板对应的外观检测项目分值；根据所述外观检测项目分值对所述电路板进行分类，获得对应的外观检测结果。本发明的方法，检测过程不需要人工参与编程设置检测参数，相比传统图像检测得到的检测结果更准确。
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公开(公告)号：CN115052422A
公开(公告)日：2022-09-13
申请号：CN202210529422.2
申请日：2022-05-16
申请人： 珠海方正科技高密电子有限公司 , 北大方正集团有限公司
摘要： 本申请提供一种电路板阻抗线补偿模型的建立方法、补偿方法及装置。通过获取电路板刻蚀前表面的面铜厚度及电路板刻蚀后表面阻抗线的宽度、阻抗线之间的距离及阻抗线的高度，计算电路板阻抗线的宽度与预设宽度之间的差值，差值用于作为对电路板阻抗线的宽度进行补偿的补偿值。然后将面铜厚度、阻抗线的宽度、阻抗线之间的距离及阻抗线的高度作为变量，将补偿值作为响应量，建立电路板阻抗线的补偿值与面铜厚度、阻抗线的宽度、阻抗线之间的距离及阻抗线的高度之间的补偿模型。通过建立的补偿模型，得到后续电路板阻抗线的补偿值，最终根据补偿值对电路板阻抗线的宽度进行补偿处理。本申请的方法，提高了电路板的生产制造效率，减少了试错成本。
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公开(公告)号：CN115915606A
公开(公告)日：2023-04-04
申请号：CN202111108273.4
申请日：2021-09-22
申请人： 珠海方正科技高密电子有限公司 , 北大方正集团有限公司
IPC分类号： H05K3/00
摘要： 本发明提供一种用于印制电路板的V‑cut加工方法，涉及印制电路板技术领域。其中，用于印制电路板的V‑cut加工方法包括：使用第一刀具以第一切割速度在待加工印制电路板的正面切割出上方V型槽；在切割出上方V型槽的待加工印制电路板的正面和背面上形成沉金层；使用第二刀具以第二切割速度在形成有沉金层的待加工印制电路板的背面切割出下方V型槽。上方V型槽和下方V型槽分别单独切割而成，并将沉金操作设置在两次切割操作之间，沉金操作时可以提高待加工印制电路板的刚度，从而在沉金过程中的震动或摇摆并不会使得印制电路板断板。
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公开(公告)号：CN114806084A
公开(公告)日：2022-07-29
申请号：CN202110123849.8
申请日：2021-01-29
申请人： 北大方正集团有限公司 , 珠海方正印刷电路板发展有限公司 , 珠海方正科技高密电子有限公司
摘要： 本发明提供一种复合材料、制备方法及电路板。本发明的复合材料包括树脂和陶瓷；复合材料通过对混合物进行固化反应得到，混合物包括树脂前驱体和陶瓷原料。本发明的复合材料中陶瓷尺寸均一、陶瓷分布均匀，复合材料具有良好的导热性能。本发明的复合材料的制备方法简单易实施，能够减少复合材料的制备工序，实现以较低的成本高效获得复合材料。本发明的电路板的基板包括上述的复合材料，从而电路板具有优异的导热和散热性能。
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公开(公告)号：CN109788628A
公开(公告)日：2019-05-21
申请号：CN201910016711.0
申请日：2019-01-08
申请人： 北大方正集团有限公司 , 珠海方正科技高密电子有限公司 , 电子科技大学
摘要： 本发明提供了一种测试用电路板，包括：基板，基板设有Dk和Df提取区域以及信号损耗区域；信号损耗区域设有用于检测信号损耗的第一电路；Dk和Df提取区域设有用于Dk和Df提取的第二电路；其中，基板为多层结构，多层结构的基板中包括至少一层信号层，第一电路与第二电路设于每层信号层上。本发明提供的测试用电路板，通过在一块基板上，同时设置用于检测信号损耗的第一电路，以及用于Dk和Df提取的第二电路，进而能够对一块PCB板实现信号损耗的检测与Dk和Df的提取，减少了PCB板的制作时间，减少了整个测试过程所用的时间。
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公开(公告)号：CN115175460A
公开(公告)日：2022-10-11
申请号：CN202210860876.8
申请日：2022-07-21
申请人： 珠海方正科技高密电子有限公司 , 北大方正集团有限公司
摘要： 本发明提供一种形成板边倒角的方法、电路板的加工方法和电路板，形成板边倒角的方法包括将两个V‑cut刀安装在V‑cut设备上，且两个V‑cut刀的刀尖相对；将整板夹持在V‑cut设备上，整板位于两个V‑cut刀之间，其中，整板上具有多个分板，且相邻的两个分板之间具有待切割带；通过两个V‑cut刀分别切割分板相对的两个表面，以在分板的边缘形成倒角。本发明提供的形成板边倒角的方法，可以提高倒角效率，并且各分板上倒角的一致性较好。
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公开(公告)号：CN114980511B
公开(公告)日：2023-05-12
申请号：CN202110188812.3
申请日：2021-02-19
申请人： 珠海方正科技高密电子有限公司 , 北大方正集团有限公司
摘要： 本发明属于电路板技术领域，具体涉及一种电路板的制作方法及电路板，用于解决电路板的成品率低、拼板利用率低的技术问题。该制作方法包括：提供基材层；计算第1层上线路层的残铜率和第1层下线路层的残铜率的第一差值，根据第一差值判断是否进行铺铜补偿；计算第1至i层上线路层的累积残铜率和第1至i层下线路层的累积残铜率的第二差值，当第二差值大于预设值时，在第i层上线路层的非功能区和/或第i层下线路层的非功能区进行铺铜补偿；在基材层上表面形成n层上线路层，在基材层下表面形成n层下线路层。通过根据第一差值和第二差值进行铺铜补偿，减少了基材层两侧的残铜差异，提高了成品率；电路板没有排版要求，提高了拼板利用率。
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公开(公告)号：CN114980511A
公开(公告)日：2022-08-30
申请号：CN202110188812.3
申请日：2021-02-19
申请人： 珠海方正科技高密电子有限公司 , 北大方正集团有限公司
摘要： 本发明属于电路板技术领域，具体涉及一种电路板的制作方法及电路板，用于解决电路板的成品率低、拼板利用率低的技术问题。该制作方法包括：提供基材层；计算第1层上线路层的残铜率和第1层下线路层的残铜率的第一差值，根据第一差值判断是否进行铺铜补偿；计算第1至i层上线路层的累积残铜率和第1至i层下线路层的累积残铜率的第二差值，当第二差值大于预设值时，在第i层上线路层的非功能区和/或第i层下线路层的非功能区进行铺铜补偿；在基材层上表面形成n层上线路层，在基材层下表面形成n层下线路层。通过根据第一差值和第二差值进行铺铜补偿，减少了基材层两侧的残铜差异，提高了成品率；电路板没有排版要求，提高了拼板利用率。
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公开(公告)号：CN109788628B
公开(公告)日：2020-12-04
申请号：CN201910016711.0
申请日：2019-01-08
申请人： 北大方正集团有限公司 , 珠海方正科技高密电子有限公司 , 电子科技大学
摘要： 本发明提供了一种测试用电路板，包括：基板，基板设有Dk和Df提取区域以及信号损耗区域；信号损耗区域设有用于检测信号损耗的第一电路；Dk和Df提取区域设有用于Dk和Df提取的第二电路；其中，基板为多层结构，多层结构的基板中包括至少一层信号层，第一电路与第二电路设于每层信号层上。本发明提供的测试用电路板，通过在一块基板上，同时设置用于检测信号损耗的第一电路，以及用于Dk和Df提取的第二电路，进而能够对一块PCB板实现信号损耗的检测与Dk和Df的提取，减少了PCB板的制作时间，减少了整个测试过程所用的时间。
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公开(公告)号：CN115996521A
公开(公告)日：2023-04-21
申请号：CN202111217913.5
申请日：2021-10-19
申请人： 珠海方正科技高密电子有限公司 , 北大方正集团有限公司
IPC分类号： H05K3/06
摘要： 本发明提供一种电路板精细线路制作方法，包括：提供电路板基板，所述电路板基板包括铜层，在所述铜层表面镀锡，形成锡层；采用激光清除所述铜层上预设图形线路位置的锡层，露出所述预设图形线路位置的铜层；对露出所述预设图形线路位置的铜层进行蚀刻，以制作线路；去除所述铜层表面的锡层，完成所述精细线路的制作。本发明能够提高电路板精细电路的制作良率和制作效率。
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