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公开(公告)号：CN118119181A
公开(公告)日：2024-05-31
申请号：CN202311772018.9
申请日：2021-06-23
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本发明公开了一种半导体结构，其包括一衬底；一第一电介质层位于该衬底上；一接触结构位于该衬底的该第一电介质层中；一第二电介质层位于该第一电介质层上并且位于该接触结构的两侧；一互连结构位于该第二电介质层上；以及一钝化层覆盖该接触结构的一顶面、该第二电介质层的一侧壁、该第一电介质层的一顶面以及该互连结构的一侧壁。
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公开(公告)号：CN113838852B
公开(公告)日：2024-01-23
申请号：CN202111327962.4
申请日：2021-11-10
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本发明公开了半导体存储装置及其形成方法，其包括衬底、多条位线、多个插塞以及间隙壁结构。位线相互分隔地设置于衬底上。插塞设置于衬底上并与位线相互交替地设置。间隙壁结构设置于衬底上并位于位线以及插塞之间，其中，间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，第一空隙层、第一间隙壁以及第二空隙层依序堆叠于位线的侧壁与插塞之间，其中，所述第一空隙层的最底面与所述第二空隙层的最底面不等高。藉此，可在位线以及存储节点插塞之间形成两层空隙层，以有效地改善电阻与电容间延迟的状况。
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公开(公告)号：CN117253873A
公开(公告)日：2023-12-19
申请号：CN202311235468.4
申请日：2021-08-11
申请人： 福建省晋华集成电路有限公司
IPC分类号： H01L23/528 , H01L27/02 , H01L21/768 , G03F7/20 , G03F9/00
摘要： 本发明公开了一种半导体结构，包含多个连线图案设置在衬底上，以及合并图案设置在相邻的所述多个连线图案之间，其中合并图案包含沿着第一方向依序排列和互相连接的第一外侧线段、中间线段、和第二外侧线段，且第一外侧线段的端面、中间线段的端面、和第二外侧线段的端面沿着第一方向彼此错位。此外，还公开了半导体结构的制作方法以及制作半导体布局的方法。
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公开(公告)号：CN112331651B
公开(公告)日：2022-05-03
申请号：CN202011216944.4
申请日：2020-11-04
申请人： 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明提供了一种半导体结构及其制备方法中，衬底中形成有沿第一预定方向延伸的有源区，所述有源区从所述衬底的表面延伸至所述衬底的第一设定深度位置；多条字线结构位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构从所述衬底的表面延伸至所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；多个辅助掺杂区位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。如此，即能够利用所述辅助掺杂区改善字线结构和有源区之间的漏电流现象。
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公开(公告)号：CN113658937A
公开(公告)日：2021-11-16
申请号：CN202110919203.0
申请日：2021-08-11
申请人： 福建省晋华集成电路有限公司
IPC分类号： H01L23/528 , H01L27/02 , H01L21/768 , G03F9/00 , G03F7/20
摘要： 本发明公开了一种半导体结构，包含多个连线图案设置在衬底上，以及合并图案设置在相邻的所述多个连线图案之间，其中合并图案包含沿着第一方向依序排列和互相连接的第一外侧线段、中间线段、和第二外侧线段，且第一外侧线段的端面、中间线段的端面、和第二外侧线段的端面沿着第一方向彼此错位。此外，还公开了半导体结构的制作方法以及制作半导体布局的方法。
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公开(公告)号：CN113437067A
公开(公告)日：2021-09-24
申请号：CN202110697716.1
申请日：2021-06-23
申请人： 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开了一种半导体结构，其包括一衬底，该衬底包括一外围区域以及一存储器区域。一第一电介质层位于该衬底上。一接触结构位于该衬底的该外围区域上的该第一电介质层中。一第二电介质层位于该第一电介质层上并且位于该接触结构的两侧。一互连结构位于该第二电介质层上。一钝化层覆盖该接触结构的一顶面、该第二电介质层的一侧壁，以及该互连结构的一侧壁。
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公开(公告)号：CN113192954A
公开(公告)日：2021-07-30
申请号：CN202110455099.4
申请日：2021-04-26
申请人： 福建省晋华集成电路有限公司
发明人： 颜逸飞
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明提供了一种半导体器件及其制备方法，衬底具有存储单元区、外围电路区以及位于存储单元区及外围电路区之间的交界区；多条位线位于衬底上且沿第一方向间隔排布，并从存储单元区沿第二方向延伸至交界区内；多条虚拟线位于交界区的衬底上，一条虚拟线与一条位线的端部对接且沿第二方向对齐，每条虚拟线包括依次堆叠于衬底上的第一绝缘层和第二绝缘层。本发明中，第一绝缘层底部的横向宽度大于顶部的横向宽度，通过增加虚拟线底部的宽度增强虚拟线的强度，防止虚拟线由于高度和宽度之比较大发生倒伏，提高了器件的性能和稳定性；并且，由于只增加了虚拟线底部的宽度，不会影响器件的各项参数。
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公开(公告)号：CN116782642A
公开(公告)日：2023-09-19
申请号：CN202310916278.2
申请日：2023-07-24
申请人： 福建省晋华集成电路有限公司
发明人： 颜逸飞
IPC分类号： H10B12/00
摘要： 本发明公开了半导体器件及其制作方法，包括衬底、多个插塞以及存储节点焊盘结构。插塞设置在衬底上，包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞。存储节点焊盘结构设置在插塞上，包括多个第一延伸垫以及至少一第二延伸垫。各第一延伸垫相互分隔地沿着第一方向排列成一阵列并分别物理性接触第一插塞中的一个。至少一第二延伸垫具有大于第一延伸垫的一长度，并物理性接触至少一个插塞。如此，藉由延伸垫及分别具有导电材料及绝缘材料的插塞，组成多种结构态样的虚设存储节点插塞改善因存储单元密度持续提升而可能衍生的结构缺陷。
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公开(公告)号：CN113437071B
公开(公告)日：2023-06-09
申请号：CN202110704388.3
申请日：2021-06-24
申请人： 福建省晋华集成电路有限公司
摘要： 本揭露公开了一种半导体存储装置及其制作工艺，包括衬底、有源结构、浅沟渠隔离、以及多条字线。有源结构设置在衬底中，并且还包括第一有源区以及第二有源区。第一有源区包括多个有源区单元彼此平行并且沿着第一方向延伸，第二有源区设置在第一有源区外侧，环绕所有的有源区单元。浅沟渠隔离设置在衬底中，围绕有源结构。字线设置在衬底内，并与有源区单元交错。字线包括以第一间距排列的第一字线以及以第二间距排列的第二字线，其中，第二间距大于第一间距。藉此，可改善设置于外侧的位线触点的制程空间，同时可避免字线与位线直接导通。
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公开(公告)号：CN112366203B
公开(公告)日：2023-01-03
申请号：CN202011150332.X
申请日：2020-10-23
申请人： 福建省晋华集成电路有限公司
发明人： 颜逸飞
IPC分类号： H01L27/02
摘要： 本申请公开了一种图案布局以及其形成方法。该图案布局包括：在水平方向上相互平行且间隔排列的多条第一线段，在垂直方向上相互平行且间隔排列的多条第二线段，任一第一线段的上边界到另一相邻的第一线段的上边界距离定义为BLP，任一第二线段的左边界到另一相邻的第二线段的左边界距离定义为WLP；单位子图案；多条斜阶梯状图案，斜阶梯状图案包含有多个相同形状的矩形图案，矩形图案彼此重叠连接并沿着第一方向排列，各矩形图案在水平方向上的宽度定义为X，各矩形图案在垂直方向上与相邻的矩形图案不重叠的宽度定义为Y；单位子图案包括N条斜阶梯状图案。该图案布局可以提高整体图案分布的均匀性。
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