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公开(公告)号：CN109427687A
公开(公告)日：2019-03-05
申请号：CN201710785056.6
申请日：2017-09-04
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/8242
Abstract: 本发明公开一种半导体元件的制作方法，其步骤包含：提供一电容结构、在该电容结构上形成一导体层、对该导体层进行氢掺杂制作工艺、该氢掺杂制作工艺之后在该导体层上形成一金属层、及图形化该金属层、该导体层，形成一上电极板。
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公开(公告)号：CN108346666A
公开(公告)日：2018-07-31
申请号：CN201710058332.9
申请日：2017-01-23
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L27/11568
CPC classification number: H01L29/4236 , H01L21/02233 , H01L21/02244 , H01L21/02255 , H01L27/108 , H01L27/10823 , H01L27/10876 , H01L27/10885 , H01L27/10891 , H01L27/12 , H01L29/0649 , H01L29/0847 , H01L29/4238 , H01L29/4908 , H01L27/11568 , H01L27/11578
Abstract: 本发明公开一种半导体元件及其制作方法。首先提供一基底，具有一上表面。在基底中形成至少一沟槽，并于沟槽中形成一阻障层以及一导电材料填满该沟槽。接着凹陷导电材料以及阻障层至低于该上表面，然后进行一氧化制作工艺，氧化暴露的导电材料以及阻障层以形成一绝缘层。
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公开(公告)号：CN108346666B
公开(公告)日：2022-10-04
申请号：CN201710058332.9
申请日：2017-01-23
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L27/11568
Abstract: 本发明公开一种半导体元件及其制作方法。首先提供一基底，具有一上表面。在基底中形成至少一沟槽，并于沟槽中形成一阻障层以及一导电材料填满该沟槽。接着凹陷导电材料以及阻障层至低于该上表面，然后进行一氧化制作工艺，氧化暴露的导电材料以及阻障层以形成一绝缘层。
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公开(公告)号：CN109427687B
公开(公告)日：2021-02-09
申请号：CN201710785056.6
申请日：2017-09-04
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/8242
Abstract: 本发明公开一种半导体元件的制作方法，其步骤包含：提供一电容结构、在该电容结构上形成一导体层、对该导体层进行氢掺杂制作工艺、该氢掺杂制作工艺之后在该导体层上形成一金属层、及图形化该金属层、该导体层，形成一上电极板。
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公开(公告)号：CN110120368A
公开(公告)日：2019-08-13
申请号：CN201810110089.5
申请日：2018-02-05
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/8242
Abstract: 本发明公开一种形成动态随机存取存储器的方法，其包含有下述步骤。首先，提供一基底，其中基底包含一存储器区以及一逻辑区。接着，形成一堆叠结构于存储器区的基底上以及一栅极结构于逻辑区的基底上。接续，形成一第一掩模层于堆叠结构以及栅极结构上。续之，进行一致密化制作工艺，致密化第一掩模层。继之，形成一第二掩模层于第一掩模层上。之后，移除第二掩模层的一部分以及第一掩模层的一部分以形成一第一间隙壁于栅极结构的侧壁。
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Patent Agency Ranking
公开(公告)号：CN110676221B
公开(公告)日：2022-04-19
申请号：CN201810706674.1
申请日：2018-07-02
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明公开一种制作半导体元件的方法，其主要先提供一基底，该基底上具有一存储器区以及一周边区，然后形成一第一凹槽以及一第二凹槽于存储器区的基底内，其中第二凹槽宽度大于第一凹槽宽度，接着形成一第一衬垫层、一第二衬垫层以及一第三衬垫层于第一凹槽以及第二凹槽内，进行一表面处理制作工艺以降低第三衬垫层的应力，之后再平坦化第三衬垫层、第二衬垫层以及第一衬垫层以形成一第一隔离结构以及一第二隔离结构。
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公开(公告)号：CN109427647B
公开(公告)日：2021-04-20
申请号：CN201710785058.5
申请日：2017-09-04
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/762 , H01L21/324
Abstract: 本发明公开一种隔离结构的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底中形成一沟槽。进行第一成膜制作工艺，用以于半导体基底上以及沟槽中共形地形成第一介电层。进行退火制作工艺，用以使第一介电层被密实化而成为第二介电层。第二介电层的厚度小于第一介电层的厚度。在退火制作工艺之后，进行第二成膜制作工艺，用以于第二介电层上以及沟槽中形成第三介电层。第三介电层与第二介电层将沟槽填满。
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公开(公告)号：CN109494192B
公开(公告)日：2020-10-09
申请号：CN201710811028.7
申请日：2017-09-11
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明公开一种半导体元件以及其制作方法。该半导体元件的制作方法，包含在一基底上形成第一掩模图案，其沿着第二方向延伸并沿着第一方向间隔排列，且裸露出部分的第一绝缘层、移除第一绝缘层裸露的部分，以于第一绝缘层内形成多个凹槽、对该些凹槽表面进行一表面处理制作工艺、在该多个凹槽中填满第二绝缘层，且裸露出部分的该第一绝缘层、移除第一绝缘层裸露的部分，以于基底上形成一网目型隔离结构、以及在网目型隔离结构的开口中形成存储电极接触插塞。
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公开(公告)号：CN109427647A
公开(公告)日：2019-03-05
申请号：CN201710785058.5
申请日：2017-09-04
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/762 , H01L21/324
CPC classification number: H01L21/76224 , H01L21/477 , H01L21/76283 , H01L21/76831 , H01L21/324
Abstract: 本发明公开一种隔离结构的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底中形成一沟槽。进行第一成膜制作工艺，用以于半导体基底上以及沟槽中共形地形成第一介电层。进行退火制作工艺，用以使第一介电层被密实化而成为第二介电层。第二介电层的厚度小于第一介电层的厚度。在退火制作工艺之后，进行第二成膜制作工艺，用以于第二介电层上以及沟槽中形成第三介电层。第三介电层与第二介电层将沟槽填满。
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公开(公告)号：CN110120368B
公开(公告)日：2021-05-11
申请号：CN201810110089.5
申请日：2018-02-05
Applicant: 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC: H01L21/8242
Abstract: 本发明公开一种形成动态随机存取存储器的方法，其包含有下述步骤。首先，提供一基底，其中基底包含一存储器区以及一逻辑区。接着，形成一堆叠结构于存储器区的基底上以及一栅极结构于逻辑区的基底上。接续，形成一第一掩模层于堆叠结构以及栅极结构上。续之，进行一致密化制作工艺，致密化第一掩模层。继之，形成一第二掩模层于第一掩模层上。之后，移除第二掩模层的一部分以及第一掩模层的一部分以形成一第一间隙壁于栅极结构的侧壁。
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