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公开(公告)号：CN110676221A
公开(公告)日：2020-01-10
申请号：CN201810706674.1
申请日：2018-07-02
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
摘要： 本发明公开一种制作半导体元件的方法，其主要先提供一基底，该基底上具有一存储器区以及一周边区，然后形成一第一凹槽以及一第二凹槽于存储器区的基底内，其中第二凹槽宽度大于第一凹槽宽度，接着形成一第一衬垫层、一第二衬垫层以及一第三衬垫层于第一凹槽以及第二凹槽内，进行一表面处理制作工艺以降低第三衬垫层的应力，之后再平坦化第三衬垫层、第二衬垫层以及第一衬垫层以形成一第一隔离结构以及一第二隔离结构。
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公开(公告)号：CN108346666B
公开(公告)日：2022-10-04
申请号：CN201710058332.9
申请日：2017-01-23
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/11568
摘要： 本发明公开一种半导体元件及其制作方法。首先提供一基底，具有一上表面。在基底中形成至少一沟槽，并于沟槽中形成一阻障层以及一导电材料填满该沟槽。接着凹陷导电材料以及阻障层至低于该上表面，然后进行一氧化制作工艺，氧化暴露的导电材料以及阻障层以形成一绝缘层。
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公开(公告)号：CN109427687B
公开(公告)日：2021-02-09
申请号：CN201710785056.6
申请日：2017-09-04
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242
摘要： 本发明公开一种半导体元件的制作方法，其步骤包含：提供一电容结构、在该电容结构上形成一导体层、对该导体层进行氢掺杂制作工艺、该氢掺杂制作工艺之后在该导体层上形成一金属层、及图形化该金属层、该导体层，形成一上电极板。
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公开(公告)号：CN108364911A
公开(公告)日：2018-08-03
申请号：CN201710061438.4
申请日：2017-01-26
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/1087 , H01L27/10829 , H01L27/10855 , H01L27/10888 , H01L28/60 , H01L27/10805 , H01L27/10847
摘要： 本发明公开一种半导体存储装置以及其制作方法。在具有多个主动区的半导体基底上形成多个存储节点接触，各存储节点接触与多个主动区中的至少一个接触，各存储节点接触具有一凹陷上表面，凹陷上表面的最高点与最低点之间于一垂直方向上具有一第一距离，凹陷上表面的最高点与存储节点接触的一底面于垂直方向上具有一第二距离，且第一距离与第二距离的比值介于30％至70％之间。通过具有凹陷上表面的存储节点接触，可降低形成于存储节点接触上的其他导电结构与存储节点接触之间的接触阻抗，由此改善半导体存储装置的电性操作状况。
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公开(公告)号：CN109920760B
公开(公告)日：2021-01-12
申请号：CN201711315627.6
申请日：2017-12-12
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242
摘要： 本发明公开一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底，在该基底上形成一介电层。然后，在该介电层内形成一开孔，部分暴露该基底的顶面，其中，该开孔具有不连续的一侧壁，其上具有一转折部。接着，进行一第一沉积制作工艺，沉积一第一半导体层填满该开孔，并进一步覆盖该介电层的顶面。后续，进行一移除制作工艺，侧向蚀刻该第一半导体层至暴露该开孔的该转折部。最后，进行一第二沉积制作工艺，沉积一第二半导体层，填满该开孔。
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公开(公告)号：CN109427687A
公开(公告)日：2019-03-05
申请号：CN201710785056.6
申请日：2017-09-04
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242
摘要： 本发明公开一种半导体元件的制作方法，其步骤包含：提供一电容结构、在该电容结构上形成一导体层、对该导体层进行氢掺杂制作工艺、该氢掺杂制作工艺之后在该导体层上形成一金属层、及图形化该金属层、该导体层，形成一上电极板。
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公开(公告)号：CN108346666A
公开(公告)日：2018-07-31
申请号：CN201710058332.9
申请日：2017-01-23
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/11568
CPC分类号： H01L29/4236 , H01L21/02233 , H01L21/02244 , H01L21/02255 , H01L27/108 , H01L27/10823 , H01L27/10876 , H01L27/10885 , H01L27/10891 , H01L27/12 , H01L29/0649 , H01L29/0847 , H01L29/4238 , H01L29/4908 , H01L27/11568 , H01L27/11578
摘要： 本发明公开一种半导体元件及其制作方法。首先提供一基底，具有一上表面。在基底中形成至少一沟槽，并于沟槽中形成一阻障层以及一导电材料填满该沟槽。接着凹陷导电材料以及阻障层至低于该上表面，然后进行一氧化制作工艺，氧化暴露的导电材料以及阻障层以形成一绝缘层。
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公开(公告)号：CN110676221B
公开(公告)日：2022-04-19
申请号：CN201810706674.1
申请日：2018-07-02
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
摘要： 本发明公开一种制作半导体元件的方法，其主要先提供一基底，该基底上具有一存储器区以及一周边区，然后形成一第一凹槽以及一第二凹槽于存储器区的基底内，其中第二凹槽宽度大于第一凹槽宽度，接着形成一第一衬垫层、一第二衬垫层以及一第三衬垫层于第一凹槽以及第二凹槽内，进行一表面处理制作工艺以降低第三衬垫层的应力，之后再平坦化第三衬垫层、第二衬垫层以及第一衬垫层以形成一第一隔离结构以及一第二隔离结构。
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公开(公告)号：CN109920760A
公开(公告)日：2019-06-21
申请号：CN201711315627.6
申请日：2017-12-12
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242
摘要： 本发明公开一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底，在该基底上形成一介电层。然后，在该介电层内形成一开孔，部分暴露该基底的顶面，其中，该开孔具有不连续的一侧壁，其上具有一转折部。接着，进行一第一沉积制作工艺，沉积一第一半导体层填满该开孔，并进一步覆盖该介电层的顶面。后续，进行一移除制作工艺，侧向蚀刻该第一半导体层至暴露该开孔的该转折部。最后，进行一第二沉积制作工艺，沉积一第二半导体层，填满该开孔。
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公开(公告)号：CN110491876B
公开(公告)日：2024-04-05
申请号：CN201910783775.3
申请日：2019-08-23
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本申请公开了一种半导体存储元件的制造方法及该元件，属于半导体技术领域。所述方法包括：在衬底上形成位线结构以及所述位线结构周侧的沟槽；在衬底和位线结构表面沉积第一隔离层，第一隔离层包括氮化硅和碳氮化硅；通过湿法刻蚀工艺对第一隔离层进行减薄处理；在衬底和所述位线结构表面形成第二隔离层；在沟槽内填充第三隔离层；在位线结构表面的第二隔离层上形成第四隔离层。本申请通过在第一隔离层的材料中增加碳氮化硅，从而降低了由于磷酸与不同位置的氮化硅反应率不同所导致的第一隔离层表面不平整的问题，在一定程度上增加了减薄后的第一隔离层的平整度，从而在一定程度上增加了位线结构的平整度。
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