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公开(公告)号：CN114979522B
公开(公告)日：2024-09-27
申请号：CN202210550325.1
申请日：2022-05-20
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种自适应像素级高动态CMOS图像传感器及其实现方法，由像素阵列输出光电信号，将光电信号分别输入至列级ADC读出电路和像素级ADC电路；列级ADC读出电路中的比较器分别接收光电信号和斜坡信号，比较结果通过计数器传输至数据合成器；像素级ADC电路中的比较单元分别接收光电信号和参考信号，比较结果通过寄存器单元处理后，分别输送至控制单元和数据合成器，控制单元生成控制时长数据并将其反馈至像素阵列，数据合成器中产生最终结果输出。将像素级ADC电路的高实时性特点和列级ADC读出电路的高精度特点有机结合，由数据合成器输出最终结果，在光线快速变化时，实现高动态成像需求。
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公开(公告)号：CN118335722A
公开(公告)日：2024-07-12
申请号：CN202410369239.X
申请日：2024-03-28
申请人： 西安微电子技术研究所
IPC分类号： H01L23/552
摘要： 本发明公开了一种抗辐射加固Guard‑Gate锁存器电路结构，传输门S1连接Delay单元的一端，Delay单元的另一端作为Qd节点分别连接N型场效应晶体管Mn2的栅极和Mp2的栅极；Mn2的漏极和Mp2的漏极连接作为Qn节点连接三态门Sinv的输入，三态门Sinv的输出连接传输门S1和Delay单元形成Q节点；Mn2的源极分别连接Mn1的漏极和受控电流源Is2的一端，Mn1的源极和受控电流源Is2的另一端接地；Mp2的源极分别连接Mp1的漏极和受控电流源Is1的一端，Mp1的源极和受控电流源Is1的另一端连接电源vdd；Mn1的栅极和Mp1的栅极连接Q节点。可有效的提高GG‑Latch结构保持阶段的抗单粒子翻转能力。
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公开(公告)号：CN114051107B
公开(公告)日：2023-09-22
申请号：CN202111264687.6
申请日：2021-10-28
申请人： 西安微电子技术研究所
IPC分类号： H04N25/76
摘要： 本发明提供一种CMOS图像传感器的双模式精细增益配置装置及方法，可变采样电容阵列输入侧连接采样信号，输出侧连接反馈运算阵列，实现多种倍数的增益补偿，配合可变反馈电容和恒定反馈电容，能够实现1以下倍数的增益补偿，解决了现有增益配置的步进粗和仅支持正向配置的缺陷，实现精细步进增益和正负增益双向调整，根据实际情况增加可变采样电容阵列中开关电容的数量进而能够实现更高倍数的增益补偿，提高了通用性和精度；本方法，满足高质量成像对光线微弱变化的增益校准需求，提出增益校准算法流程，根据图像输出实际灰度值，通过对比本发明中真值表，确定增益校准配置和校准方法，步骤简单，可快速选择需要得可变采样电容阵列，实现增益补偿。
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公开(公告)号：CN116340219A
公开(公告)日：2023-06-27
申请号：CN202310259834.3
申请日：2023-03-16
申请人： 西安微电子技术研究所
IPC分类号： G06F13/376 , G06F13/40
摘要： 本发明公开一种多处理器总线通讯系统与通讯方法及卫星器载计算机，该通讯系统包括若干处理器以及FPGA模块；FPGA模块包括总线仲裁模块、双机FIFO模块、处理器接口控制模块以及功能模块；若干处理器与总线仲裁模块通讯连接；双机FIFO模块与所述总线仲裁模块通讯连接，双机FIFO模块用于存储当前当班处理器当班时的操作数据，并将存储的数据交换给下一当班处理器；处理器接口控制模块的信号输入端与总线仲裁模块通讯连接，处理器接口控制模块的信号输出端与若干功能模块通讯连接。总线仲裁模块实时监控任一处理器的状态，切换当班处理器总线给FPGA，双机FIFO模块实现不同当班处理器之间操作数据的存储和交换，实现多个处理器与单个FPGA的通信需求。
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公开(公告)号：CN111313851B
公开(公告)日：2023-02-24
申请号：CN202010121621.0
申请日：2020-02-26
申请人： 西安微电子技术研究所
IPC分类号： H03F3/45
摘要： 一种LVDS用高速数据传输预加重电路及其控制方法，采用两条预加重电流源电路、两个高增益宽带运算放大器以及四个预加重状态切换开关形成基本电路架构，在经典桥型开关电流源拓扑结构基础上增加四个预加重状态切换开关以及一个高增益宽带运算放大器实现对高速数据信号传输过程中高频分量进行幅度增强，以补偿高速信号传输过程信号幅值信息的衰减。本发明能够实现高速数据传输时明显提升共模电压的负反馈调节速度和精度，通过双高增益和宽带运放设计能够解决高速数据传输时共模信号恶化的问题，同时能够有效改善差分信号波形一致性差的问题，达到提升LVDS发送器电路整体信号完整性和减小误码率目的。
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公开(公告)号：CN111510114B
公开(公告)日：2023-02-07
申请号：CN202010426147.2
申请日：2020-05-19
申请人： 西安微电子技术研究所
IPC分类号： H03K4/501
摘要： 本发明公开了一种时钟发生器电路，属于时钟发生器领域。本发明的时钟发生器电路，选择器由S和SN两开关控制，用于选择由偏置电压产生电路输出的参考高电平或参考低电平，比较器的两端分别接选择器的输出和锯齿波，参考电平小于锯齿波时，比较器输出高电平，选择器的两开关S＝0，SN＝1，使选择器输出参考高电平REFH，锯齿波电压不断增大，直至参考电平大于锯齿波，比较器翻转，输出低电平；参考电平大于锯齿波时，过程类似，以上翻转一直持续，从而形成振荡，振荡频率可由REFH和REFL的压差或锯齿信号产生模块的产生速率动态调节。
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公开(公告)号：CN115567787A
公开(公告)日：2023-01-03
申请号：CN202211167289.7
申请日：2022-09-23
申请人： 西安微电子技术研究所
IPC分类号： H04N25/589 , H04N25/59 , H04N25/76
摘要： 本发明公布了一种双像元同时输出高响应率线阵CMOS图像传感器和方法，包括第一像元阵列和第二像元阵列；第一像元阵列的像元面积大于第二像元阵列的像元面积；第一像元阵列和第二像元阵列连接可编程增益放大器，可编程增益放大器连接列缓冲驱动电路的一端，列缓冲驱动电路的另一端连接多级高速控制开关的一端，多级高速控制开关的另一端连接模拟列逻辑控制电路的一端，模拟列逻辑控制电路的另一端分别连接单斜式列级并行ADC和芯片级pipeline ADC；单斜式列级并行ADC连接数字列逻辑；芯片级pipeline ADC和数字列逻辑均连接多通道高速LVDS接口模块。可简单有效的提升线阵CIS的响应率，且具有其它线阵CIS不具备的双成像功能。
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公开(公告)号：CN114885108A
公开(公告)日：2022-08-09
申请号：CN202210550326.6
申请日：2022-05-20
申请人： 西安微电子技术研究所
IPC分类号： H04N5/374 , H01L27/146
摘要： 本发明公开了一种低功耗CMOS图像传感器结构及其实现方法，包括像元阵列、采样放大单元、比较单元、DAC码值产生器、DAC斜坡产生器、寄存处理单元和输出电路单元；对像元阵列的模拟信号采样放大后得到输入信号，将其传输至比较单元一输入端，DAC码值产生器的数字码值传输至DAC斜坡产生器，将斜坡信号传输至比较单元另一输入端，斜坡信号大于输入信号时，比较单元产生翻转信号，寄存处理单元存储此时的数字码值，对其进行处理后，将结果输出。码值产生器兼具数码产生和计数功能，避免传统计数器在A/D转换时产生大量翻转和计数，有效降低图像传感器整体功耗和由于高功耗而产生的热量聚集现象，提升了温度敏感型图像传感器性能。
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公开(公告)号：CN108242929B
公开(公告)日：2021-11-09
申请号：CN201710552969.3
申请日：2017-07-07
申请人： 西安微电子技术研究所
IPC分类号： H03M1/46
摘要： 本发明公开了一种用于SAR型ADC的多精度抗辐照逻辑控制装置，包括写入外部配置并生成内部配置的控制信号的输入寄存器；采样计数器生成阶段控制信号和格式控制信号；内部时钟发生器产生在转换阶段有效的内部时钟信号；电容控制开关产生电容阵列的采样/保持控制开关信号；中间结果寄存器用于存储AD转换结果；寄存转换模块并行存储AD转换结果，并完成最终的串行输出；其中控制逻辑模块用于实现对上述各个部件进行逻辑控制，使采样阶段与内部转换阶段进行分时处理。该装置能够适用于多种应用环境下的ADC电路，具有面积小，功耗低，扩展性强的优点。
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公开(公告)号：CN110351500B
公开(公告)日：2021-08-31
申请号：CN201910614970.3
申请日：2019-07-09
申请人： 西安微电子技术研究所
摘要： 本发明公开了一种兼容两种曝光模式的CMOS图像传感器读出电路，包括像元、增益放大器、相关双采样电路、切换电路、斜坡发生电路、模拟数字转换器和计数器；像元输出端连接增益放大器的第一输入端；增益放大器的第二输入端连接切换电路的第一输出端，增益放大器的输出端连接相关双采样电路的输入端，相关双采样电路的输出端连接模拟数字转换器的第一输入端，模拟数字转换器的第二输入端连接斜坡发生电路的输出端，斜坡发生电路的输入端连接切换电路的第二输出端；模拟数字转换器的输出端连接计数器的输入端。本发明读出电路结构能够满足两种曝光模式输出，使两种曝光模式集成于同一相机；且兼容两种曝光模式的同时，基本不占用系统额外的面积和功耗。
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