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公开(公告)号：CN109388529B
公开(公告)日：2023-10-20
申请号：CN201710672439.2
申请日：2017-08-08
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网公司
摘要： 本发明提供了一种继电保护CPU主板性能检测方法及系统，该检测系统包括上位机、测试管理装置、辅助测试装置，上位机与测试管理装置连接，测试管理装置用于与待测CPU主板连接，FPGA辅助模块用于通过背板总线与待测CPU主板连接；上位机用于发送CPU主板性能测试命令；测试管理装置用于接收上位机发送的测试指令，向待测CPU主板转发测试命令，接收CPU主板测试结果，向上位机转发测试结果。本发明实现了CPU板卡硬件功能模块的自动测试，提高了检测效率和检测结果的准确率，节省了人力物力成本，减少测试过程中的人为错误，极大缩短产品的生产调试周期。
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公开(公告)号：CN112235068A
公开(公告)日：2021-01-15
申请号：CN202011095779.1
申请日：2020-10-14
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
摘要： 本发明涉及一种用于分布式电力系统的主从机同步方法及装置，从机通过从主机下发的同步命令报文中提取绝对时间，实现对从机的晶振进行调整，从而实现从机与主机的晶振间隔同步，使得主机和从机之间不依赖对时，同时能够完成同步采样、同步定值整定的任务。
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公开(公告)号：CN108920394A
公开(公告)日：2018-11-30
申请号：CN201810524941.3
申请日：2018-05-28
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
摘要： 本发明提供了一种背板串行总线通讯方法及系统，将其中一个板卡设置为总线上的主节点，将其中至少两个板卡设置为总线上的次节点，并为各节点配置对应的令牌号，各次节点将对应的令牌号注册到主节点里；当有节点发送数据时，主节点发送对应的令牌号到总线上，各节点接收总线上的令牌号并与自身的令牌号比较，当比较一致时，对应的节点发送数据。本发明实时性好、处理性强、硬件结构简单，且易于实现，适合目前多CPU板卡之间大数据量传输的要求。数据在总线上传输时，不需要处理器参与，降低了处理器负荷，可移植性好；节点发送数据的优先级可调，各节点的令牌号可根据需要灵活配置，各节点的令牌号可以是不连续的正整数，通用性好。
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公开(公告)号：CN105072058A
公开(公告)日：2015-11-18
申请号：CN201510528553.9
申请日：2015-08-25
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网公司
IPC分类号： H04L12/951 , H04B10/25 , H04B10/548
摘要： 本发明涉及一种基于光纤传输的数据正反相位编码方法及数据传输方法，该编码方法为：以字节为单位，从待传输数据中选取有效数据，然后对该有效数据取反与原有效数据组合后形成编码后有效数据。该传输方法包括：1)将待传输的数据封装成帧；2)以字节为单位，从封装好的一帧数据中取有效数据即正相数据进行存储，同时对该有效数据按位取反得到反相数据进行存储；3)当发送时刻到来，按照预先制定好的发送规则，将正、反相数据发送出去；4)重复步骤2)～3)，直至该帧数据的有效数据全部发送出去，完成该帧数据发送。本发明的编码方法是为编码方式简单，易于实现，不会影响数据传输速率，成本低，实用性强。
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公开(公告)号：CN118921071A
公开(公告)日：2024-11-08
申请号：CN202410945702.0
申请日：2024-07-15
申请人： 许继电气股份有限公司 , 许昌许继软件技术有限公司
摘要： 本发明涉及一种级联装置的电IRIG‑B码对时信号处理方法，属于电力工程继电保护自动化领域。本发明包括：从发送至某级联装置处的转单端后的电IRIG‑B码对时信号对应的第一个上升沿开始首个码元对应的计时；经过一个设定时间窗之后，在遇到第一个下降沿时停止计时，再经过下一个设定时间窗之后若遇到上升沿，则结束该码元对应的计时并开启下一个码元对应的计时；该码元对应的计时停止时的计时值用于进行解码，从而得到该码元的解码数据；重复码元的解码步骤直至达到该对时信号结束，相应得到各码元的解码数据；每个设定时间窗的长度均大于该对时信号的上升沿和下降沿处畸变的时间宽度且小于电IRIG‑B码所有种类的码元正常情况下的高电平持续时间长度。
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公开(公告)号：CN118261097A
公开(公告)日：2024-06-28
申请号：CN202211686791.9
申请日：2022-12-26
申请人： 许昌许继软件技术有限公司 , 许继集团有限公司 , 许继电气股份有限公司
IPC分类号： G06F30/34
摘要： 本发明涉及自动化及嵌入式技术领域，特别是涉及一种基于FPGA的可视模块化设计方法。本方案按照FPGA所能实现的软硬件功能创建模块元件，各模块元件的功能相互独立且均设置有相应的标准化接口，并以此建立模块元件库；然后在可视化界面选择调用对应功能的模块元件挂接在总线上并进行属性配置；将模块元件与标准化接口进行逻辑连线，生成应用程序及其对应的源码；最后根据当前所选用FPGA芯片对应的开发环境，导入源码，编译生成目标文件。该方案将FPGA设计工作划分为模块元件设计和应用程序设计两部分，实现了底层元件模块代码与实际应用的隔离，能够提高模块元件的重用性，并且生成的应用程序对应的源码具有可移植性，能够提高FPGA开发的效率。
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公开(公告)号：CN118075055A
公开(公告)日：2024-05-24
申请号：CN202211468792.6
申请日：2022-11-22
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
IPC分类号： H04L12/42 , H04L67/568 , H04L47/6275
摘要： 本发明涉及一种环网通信方法及系统，属于电力系统监控装置嵌入式硬件平台技术领域。本发明中环网内的任一节点接收到报文数据后，存入该节点内，并将需要发送的报文放入发送缓存区，检测发送缓存区的报文数量，当检测到该节点的发送缓存区仅有一组待发送的报文数据时，直接启动发送该报文数据；当检测到该节点有至少两组待发送的报文数据时，计算出当前该节点总的滞留时间并进行排序，以排序结果为优先级的启动发送，通过该方式动态调整报文的滞留时间使得整个系统中的各节点的延迟更均衡，提高了整个系统通信的实时性。
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公开(公告)号：CN116886280A
公开(公告)日：2023-10-13
申请号：CN202310788142.8
申请日：2023-06-29
申请人： 许昌许继软件技术有限公司 , 许继集团有限公司 , 许继电气股份有限公司
摘要： 本发明属于智能电网技术领域，具体涉及一种面向智能电网的认证系统及方法。其步骤包括：本发明利用在SM和UC中生成的随机数以及秘钥，以及上一轮得到的激励值和响应值来计算索引值以及新的激励值和响应值，若计算出的索引值相同且与之对应的响应满足条件，则完成UC认证SM成功，在计算SM和UC的消息，若消息相同则SM认证UC成功。本发明使用轻量级加密原语确保安全性，提高底层硬件固有的安全性，使得设计的认证方法不仅可以抵抗新兴的物理克隆攻击，也能满足智能电表终端的低资源开销要求，此外，本发明在UC端存储前后两轮关键的秘密信息，使得设计的认证方法可以抵抗去同步化攻击。
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公开(公告)号：CN108957231B
公开(公告)日：2021-09-14
申请号：CN201810786008.3
申请日：2018-07-17
申请人： 国网辽宁省电力有限公司电力科学研究院 , 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC分类号： G01R31/08
摘要： 本发明提供了一种分布式系统及其主机和子机数据交互的方法，当其中一个子机判断系统发生故障时，该子机通过设定的GOOSE报文向主机发送故障录波请求，主机接收到该子机的故障录波请求后，通过设定的GOOSE报文向各子机发送故障录波应答，并向各子机发送故障录波时刻，各子机对各故障录波时刻进行录波，录波完成后，通过TFTP协议向主机发送故障录波报文。实现了子机与主机之间的故障数据的高效通讯，提高了故障数据通讯的效率和可靠性，提高了输电线路故障测距精度，确定了输电线路上故障发生的位置，方便了工作人员对输电线路上发生的故障进行处理，从而保证输电线路的正常输电。
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公开(公告)号：CN110852026A
公开(公告)日：2020-02-28
申请号：CN201911083975.4
申请日：2019-11-07
申请人： 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC分类号： G06F30/3315 , G06F30/331
摘要： 本发明涉及一种FPGA及其时序收敛方法，属于FPGA及嵌入式开发技术领域，方法采用ODDR模块使FPGA内部同步采样时钟的路径固定，且走线延时可以预测，方便时序收敛的实现；通过全局时钟资源模块获取基准时钟，对基准时钟进行两路锁相环的时钟偏移调节，用于调整时钟与数据走线的相位关系，通过调节合适的第一时钟偏移和第二时钟偏移，使在FPGA输入数据的路径最大、最小延时范围，以及FPGA输出数据的路径最大、最小延时范围均满足一定条件，从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟，以及输出数据寄存器的同步时钟，分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量，以防止发送和接收公用系统时钟导致的时序冲突。
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