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公开(公告)号：CN112530966A
公开(公告)日：2021-03-19
申请号：CN202011412875.4
申请日：2020-12-04
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11582
摘要： 本发明涉及一种三维存储器及其制造方法，该三维存储器包括：衬底，所述衬底上形成有栅极层和介电层交替堆叠的堆叠结构，其中，位于所述堆叠结构底部的栅极层提供底部选择栅极；多个沟道结构，垂直穿过所述堆叠结构并到达所述衬底内；第一栅线隔槽，沿第一方向延伸并将所述多个沟道结构划分成至少两个存储块，所述第一栅线隔槽包括第一隔离区，所述第一隔离区将所述第一栅线隔槽隔断形成多个第一子栅线隔槽；第一连接结构，沿所述第一方向连接被所述第一隔离区隔断的相邻的所述第一子栅线隔槽；以及底部选择栅极切线，沿第一方向延伸并穿过所述第一隔离区中的底部选择栅极，所述底部选择栅极切线将相邻的存储块的底部选择栅极隔开。
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公开(公告)号：CN112259545A
公开(公告)日：2021-01-22
申请号：CN202011124400.5
申请日：2020-10-20
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11582
摘要： 本发明涉及一种半导体器件的制作方法，包括以下步骤：提供半导体结构，半导体结构包括衬底，衬底包括交替分布的第一区域和第二区域，其中衬底的极性为第一类型；对衬底进行离子注入；在衬底上形成由栅极层和介电层交替堆叠的第一堆叠结构；以及形成贯穿第一堆叠结构的多个第一沟道孔和多个第二沟道孔；其中，离子注入使第一区域的极性为第二类型，且第二区域的极性为第一类型或第三类型；多个第一沟道孔位于第一区域的上方，且第二沟道孔位于第二区域的上方，第一类型、第二类型和第三类型不同。该制作方法提高了半导体器件的可靠性。
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公开(公告)号：CN111640761A
公开(公告)日：2020-09-08
申请号：CN202010516676.1
申请日：2020-06-09
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11568 , H01L27/11582
摘要： 本发明提供了一种三维存储器的制作方法，属于半导体存储技术领域，其旨在解决对位于沟道孔底部的沟道结构进行开口时，损伤位于沟道孔的侧壁上的功能层的问题。所述制作方法包括以下步骤：提供衬底；在衬底上堆叠形成至少两个叠层结构，以及形成贯穿各叠层结构的沟道孔；在沟道孔内形成功能层并在功能层的内侧壁上形成第一保护层；刻蚀去除位于沟道孔的底部的功能层，形成延伸至衬底的通孔；其中，功能层与第一保护层的刻蚀选择比大于1。本发明提供的三维存储器的制作方法，以沟道孔为刻蚀通道对功能层的底部进行开口时，可避免损伤形成在沟道孔的侧壁上功能层，提高三维存储器的良率和可靠性。
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公开(公告)号：CN106876401B
公开(公告)日：2018-10-30
申请号：CN201710131749.3
申请日：2017-03-07
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/1157
摘要： 一种存储器件的形成方法，包括：提供底层基底，所述底层基底上具有控制电路；在控制电路上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，所述顶层基底具有预设优化厚度，顶层基底包括第一衬底和位于第一衬底上的第二衬底，第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度；在所述顶层基底上形成存储单元电路，所述存储单元电路和所述控制电路电学连接。所述方法使存储器件的性能提高。
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公开(公告)号：CN116472788A
公开(公告)日：2023-07-21
申请号：CN202180008042.8
申请日：2021-11-10
申请人： 长江存储科技有限责任公司
IPC分类号： H10B43/10
摘要： 本公开涉及一种三维存储器及其制造方法，该三维存储器包括：衬底，所述衬底上形成有栅极层和介电层交替堆叠的堆叠结构，其中，位于所述堆叠结构底部的栅极层提供底部选择栅极；多个沟道结构，垂直穿过所述堆叠结构并到达所述衬底内；第一栅线隔槽，沿第一方向延伸并将所述多个沟道结构划分成至少两个存储块，所述第一栅线隔槽包括第一隔离区，所述第一隔离区将所述第一栅线隔槽隔断形成多个第一子栅线隔槽；第一连接结构，沿所述第一方向连接被所述第一隔离区隔断的相邻的所述第一子栅线隔槽；以及底部选择栅极切线，沿第一方向延伸并穿过所述第一隔离区中的底部选择栅极，所述底部选择栅极切线将相邻的存储块的底部选择栅极隔开。
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公开(公告)号：CN113334244A
公开(公告)日：2021-09-03
申请号：CN202110540193.X
申请日：2021-05-18
申请人： 长江存储科技有限责任公司
摘要： 本申请实施例提供一种承载装置以及研磨设备，属于半导体技术领域，承载装置包括承载台和基座。承载台具有第一开口以及连通第一开口的第一贯通孔。基座具有第二开口以及连通第二开口的第二贯通孔，第一贯通孔和第二贯通孔连通并形成第一通道，第一通道沿第一通道的延伸方向位于第一开口和第二开口之间，第一通道的侧壁配置为将第一通道沿第一通道的径向封闭。通过第一通道的侧壁将第一通道沿第一通道的径向封闭，第一通道内的研磨碎屑无法透过第一通道的侧壁沿径向挤入基座与承载台之间，能够缓解半导体结构沿半导体结构的厚度方向的两个表面出现相互倾斜的现象，即缓解半导体结构厚度在指向晶圆切口的方向逐渐减薄的问题，晶圆的厚度较为均匀。
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公开(公告)号：CN111540746B
公开(公告)日：2021-04-06
申请号：CN202010258451.0
申请日：2020-04-03
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11582
摘要： 本发明提供一种三维存储器结构及其制备方法，该制备方法包括提供半导体衬底；于半导体衬底上形成叠层结构，叠层结构中形成有沟道孔；于沟道孔的底部填充第二牺牲层；于填充有第一牺牲层的沟道孔内形成功能侧壁及沟道层；对半导体衬底的远离叠层结构的表面进行减薄处理，以暴露出第二牺牲层；从半导体衬底的远离叠层结构的表面去除第二牺牲层及功能侧壁的底部，以形成凹槽，该凹槽暴露出沟道层的底部；于凹槽中填充底部连接层，该底部连接层与沟道层连通。利用本发明，可以避免在dual stack工艺中，深孔SONO蚀刻时由于上下沟道孔套刻精度窗口偏移时造成上下堆叠结构结合处的功能侧壁的破坏的技术问题。
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公开(公告)号：CN118488703A
公开(公告)日：2024-08-13
申请号：CN202310126414.8
申请日：2023-02-10
申请人： 长江存储科技有限责任公司
IPC分类号： H10B10/00
摘要： 本申请实施例公开了一种半导体器件及其制作方法、静态随机存储器、存储系统。所述方法包括：提供堆叠层，所述堆叠层包括交替堆叠的栅极层、第一绝缘层、层间牺牲层和第二绝缘层，所述堆叠层包括核心区和台阶区；在所述核心区形成沟道结构，所述沟道结构包括贯穿所述堆叠层的沟道层；将所述层间牺牲层置换为导电结构，且所述导电结构与所述沟道层连接。本申请实施例能够减小半导体器件的体积，提高存储器的存储密度。
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公开(公告)号：CN114678373A
公开(公告)日：2022-06-28
申请号：CN202210276948.4
申请日：2022-03-21
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：在衬底上依次叠置电介质层和牺牲层形成叠层结构，其中，所述牺牲层包括第一牺牲层和第二牺牲层，所述第二牺牲层位于所述第一牺牲层的远离所述衬底一侧；形成贯穿所述叠层结构并延伸至所述衬底的多个栅线隙；以及经由所述栅线隙去除所述第一牺牲层，以及去除所述第二牺牲层的一部分，其中，所述第二牺牲层未被去除的部分与所述电介质层的一部分共同形成顶部选择栅隔离结构。
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公开(公告)号：CN112530966B
公开(公告)日：2021-07-16
申请号：CN202011412875.4
申请日：2020-12-04
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11565 , H01L27/1157 , H01L27/11582
摘要： 本发明涉及一种三维存储器及其制造方法，该三维存储器包括：衬底，所述衬底上形成有栅极层和介电层交替堆叠的堆叠结构，其中，位于所述堆叠结构底部的栅极层提供底部选择栅极；多个沟道结构，垂直穿过所述堆叠结构并到达所述衬底内；第一栅线隔槽，沿第一方向延伸并将所述多个沟道结构划分成至少两个存储块，所述第一栅线隔槽包括第一隔离区，所述第一隔离区将所述第一栅线隔槽隔断形成多个第一子栅线隔槽；第一连接结构，沿所述第一方向连接被所述第一隔离区隔断的相邻的所述第一子栅线隔槽；以及底部选择栅极切线，沿第一方向延伸并穿过所述第一隔离区中的底部选择栅极，所述底部选择栅极切线将相邻的存储块的底部选择栅极隔开。
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