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公开(公告)号：CN118284056A
公开(公告)日：2024-07-02
申请号：CN202310436142.1
申请日：2023-04-20
申请人： 长江存储科技有限责任公司
摘要： 提供了存储器件、存储系统和形成方法。所述方法包括：在电介质对堆叠体上方形成牺牲层，所述牺牲层包含所述电介质对堆叠体上方的顶部选择栅极(TSG)切口结构；形成沟道插塞结构，所述沟道插塞结构包括所述电介质对堆叠体中的下插塞部分和穿过所述牺牲层的上插塞部分；在去除所述牺牲层之后形成阻挡层，所述阻挡层至少包封所述沟道插塞结构的所述上插塞部分；以及在所述电介质对堆叠体上方形成半导体层，以嵌入所述TSG切口结构、所述阻挡层和所述沟道插塞结构的所述上插塞部分。
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公开(公告)号：CN112614845B
公开(公告)日：2024-05-07
申请号：CN202011483092.5
申请日：2020-12-15
申请人： 长江存储科技有限责任公司
摘要： 本发明提供了一种存储器的制作方法。该制作方法包括以下步骤：提供衬底，衬底上具有双堆叠结构，双堆叠结构中具有贯穿至衬底的多个沟道孔阵列，各沟道孔阵列包括多排沿第一方向分布的沟道孔；位于沟道孔阵列中部的任意一排沟道孔作为待刻蚀沟道孔列，减薄待刻蚀沟道孔列中间隔各沟道孔的双堆叠结构，形成顶部选择栅开口；在沟道孔中形成沟道结构，并在顶部选择栅开口中形成顶部选择栅切线。通过将形成顶部选择栅切线的步骤移到形成贯穿双堆叠结构的沟道孔的之后，避免了形成顶部选择栅切线的工艺对形成沟道孔的工艺的影响，从而避免了沟道孔变形或倾斜，提高了器件的产率。
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公开(公告)号：CN117651418A
公开(公告)日：2024-03-05
申请号：CN202211188347.4
申请日：2022-09-28
申请人： 长江存储科技有限责任公司
摘要： 一种半导体装置包括位于半导体层之上的由交替的第一字线层和第一绝缘层构成的第一堆叠体。所述第一堆叠体包括第一阵列区和与所述第一阵列区相邻的第一阶梯区。该半导体装置包括由交替的第二字线层和第二绝缘层构成的第二堆叠体，其中，第二堆叠体包括位于第一阵列区之上的第二阵列区以及位于第一阶梯区之上且与第二阵列区相邻的第二阶梯区。第一堆叠体进一步包括位于第一字线层之上的第一过渡层。第一过渡层包括第一导电部分以及位于第一阵列区中的围绕第一沟道结构的第一电介质部分。第一过渡层设置在第一绝缘层中的两个相邻第一绝缘层之间。
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公开(公告)号：CN115377068A
公开(公告)日：2022-11-22
申请号：CN202211153764.5
申请日：2022-09-21
申请人： 长江存储科技有限责任公司
IPC分类号： H01L23/544 , H01L21/66 , H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582 , G01B21/00 , G01B21/14
摘要： 本公开实施例提供一种半导体器件及其制造方法、测试方法。所述半导体器件包括：位于半导体层上的器件区和位于所述器件区外围的切割道区；其中，所述切割道区内设有半导体测试结构；所述半导体测试结构包括位于所述半导体层上的堆叠结构和贯穿所述堆叠结构的测试孔结构；所述半导体测试结构包括多个测试区，每个所述测试区内的所述测试孔结构的孔径不同。
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公开(公告)号：CN115036319A
公开(公告)日：2022-09-09
申请号：CN202210614790.7
申请日：2022-05-31
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11556 , H01L27/11524 , H01L27/11582 , H01L27/1157 , G11C16/04
摘要： 本申请提供了一种半导体器件及其制备方法、系统。制备半导体器件的方法包括：形成第一叠层结构，所述第一叠层结构包括核心区和切割区；在所述第一叠层结构上形成介质隔离层，并在所述介质隔离层的与所述核心区对应的部分中形成扩孔凹槽；形成贯穿所述第一叠层结构的第一沟道孔，其中，所述第一沟道孔在所述介质隔离层上的投影与所述扩孔凹槽在所述介质隔离层上的投影至少部分对准；以及在所述介质隔离层上形成第二叠层结构，并形成贯穿所述第二叠层结构的第二沟道孔，其中，所述第二沟道孔在所述介质隔离层上的投影位于所述扩孔凹槽和所述第一沟道孔在所述介质隔离层上共同构成的投影范围内。
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公开(公告)号：CN115020422A
公开(公告)日：2022-09-06
申请号：CN202210568761.1
申请日：2022-05-24
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11582 , H01L27/1157 , G11C16/04
摘要： 本发明提供了一种半导体器件、其制作方法及存储系统，半导体器件，包括：堆叠结构，堆叠结构包括交替层叠设置的栅极层和绝缘层；设置于堆叠结构中的多个沟道区域，各沟道区域包括多个沟道结构，沟道结构贯穿堆叠结构；第一排伪沟道结构，第一排伪沟道结构位于两个沟道区域之间，且包括沿第一方向排列的多个第一伪沟道结构，各第一伪沟道结构贯穿堆叠结构，第一方向为垂直于堆叠结构的堆叠方向；第一伪沟道切槽结构，第一伪沟道切槽结构位于堆叠结构中，且连通第一排伪沟道结构的多个第一伪沟道结构。通过本发明的半导体器件，提高器件的存储密度、良率和可靠性。
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公开(公告)号：CN114361170A
公开(公告)日：2022-04-15
申请号：CN202111632484.8
申请日：2021-12-28
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L25/18
摘要： 本公开提供了一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，涉及半导体芯片技术领域，旨在降低工艺难度。半导体结构的制备方法包括：在衬底的第一侧形成叠层结构；形成沟道孔；在沟道孔内形成第一沟道结构，第一沟道结构包括：存储功能层和第一沟道层以及插塞，第一沟道结构包括第一部分和第二部分，第一部分为第一沟道结构位于衬底中的部分，第一部分至少包括存储功能层的底壁以及第一沟道层的底壁，第二部分为第一沟道结构位于叠层结构中的部分；去除衬底以及第一部分，暴露出第二部分的部分表面；经由部分表面，对第一沟道层进行处理，得到第二沟道层；形成源极层。所制备的半导体结构用以实现数据的读取和写入操作。
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公开(公告)号：CN113097216B
公开(公告)日：2021-12-21
申请号：CN202110362506.7
申请日：2020-01-16
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 本申请公开了一种三维存储器及其制备方法。三维存储器的制备方法包括:提供衬底；在衬底上形成第一绝缘层与第一牺牲层交替堆叠设置的第一堆叠层；刻蚀第一堆叠层，以形成贯穿第一堆叠层的第一沟道孔；沿第一沟道孔的侧壁形成介电层；在第一沟道孔内填充牺牲介质，介电层隔离牺牲介质与第一牺牲层。本申请提供的三维存储器的制备方法在沟道孔内填入牺牲介质之前，在沟道孔的侧壁形成介电层，使得当牺牲介质出现刻蚀缺陷时，介电层起到阻挡作用，避免在置换栅极层的工艺中栅极材料填入沟道孔内，从而提高三维存储器的良率。
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公开(公告)号：CN111244103B
公开(公告)日：2021-04-20
申请号：CN202010049481.0
申请日：2020-01-16
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/1157 , H01L27/11582
摘要： 本申请公开了一种三维存储器及其制备方法。三维存储器的制备方法包括:提供衬底；在衬底上形成第一绝缘层与第一牺牲层交替堆叠设置的第一堆叠层；刻蚀第一堆叠层，以形成贯穿第一堆叠层的第一沟道孔；沿第一沟道孔的侧壁形成介电层；在第一沟道孔内填充牺牲介质，介电层隔离牺牲介质与第一牺牲层。本申请提供的三维存储器的制备方法在沟道孔内填入牺牲介质之前，在沟道孔的侧壁形成介电层，使得当牺牲介质出现刻蚀缺陷时，介电层起到阻挡作用，避免在置换栅极层的工艺中栅极材料填入沟道孔内，从而提高三维存储器的良率。
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公开(公告)号：CN111244098B
公开(公告)日：2021-03-26
申请号：CN202010049479.3
申请日：2020-01-16
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11524 , H01L27/11551 , H01L27/1157 , H01L27/11578
摘要： 本申请提供一种三维存储器及其制备方法，所述制备方法包括：提供半导体结构，其中，所述半导体结构包括衬底和设于所述衬底上的第一堆叠结构，所述半导体结构具有贯穿所述第一堆叠结构的第一沟道孔，及形成于所述第一沟道孔中的第一填充牺牲层；在所述第一堆叠结构上形成连接层；在所述连接层内形成连接孔，所述连接孔露出所述第一填充牺牲层，其中，所述连接孔靠近所述衬底端的孔径小于或等于所述第一沟道孔背向所述衬底端的孔径。本申请提供的三维存储器的制备方法，解决了三维存储器的制备良率的问题。
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