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公开(公告)号：CN118613058A
公开(公告)日：2024-09-06
申请号：CN202410715137.9
申请日：2021-02-26
申请人： 北极星特许集团有限责任公司
发明人： J·D·霍普金斯
摘要： 本申请涉及包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。所述方法包括在衬底上形成包括导体材料的导体层。在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的成分不同的成分。所述第一层的最低者厚于其上方的所述第一层。所述第一层材料选择性地相对于所述第二层材料进行各向同性蚀刻以在所述第一层中形成空隙空间。传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中。所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间。所述传导材料不完全填充所述最低第一层中的所述空隙空间。从所述最低第一层蚀刻所述传导材料。在蚀刻所述传导材料之后，导电材料沉积到所述最低第一层的所述空隙空间中，并将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起。公开了额外实施例，包含独立于方法的结构。
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公开(公告)号：CN118613056A
公开(公告)日：2024-09-06
申请号：CN202410635135.9
申请日：2024-05-21
申请人： 北京北方华创微电子装备有限公司
摘要： 本申请公开了一种半导体结构中的通孔的制作方法及半导体工艺设备，制作方法包括：含碳层，层叠于含碳层上方的硅氧化物层，以及位于硅氧化物层上图形化的第一掩膜层，制作方法包括：硅氧化物层刻蚀：以第一掩膜层为掩膜，对硅氧化物层进行刻蚀，以在硅氧化物层中形成贯穿硅氧化物层的第一通孔，其中第一通孔的孔径由硅氧化物层的顶部至硅氧化物层的底部逐渐增大；含碳层刻蚀：以硅氧化物层为掩膜，对含碳层进行刻蚀，以在含碳层中形成与第一通孔连通的第二通孔。本申请可以推迟硅氧化物层的第一通孔堵塞的时间，还可以减小含碳层中的第二通孔顶部的弓形轮廓直径，从而可以提高后续刻蚀沟道孔时图形传递的精度。
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公开(公告)号：CN118591186A
公开(公告)日：2024-09-03
申请号：CN202410185545.8
申请日：2024-02-19
申请人： 三星电子株式会社
摘要： 提供了半导体器件以及包括半导体器件的数据存储系统。所述半导体器件包括：第一半导体结构，其包括基板、位于所述基板上的电路器件、和位于所述电路器件上的电路互连线；以及第二半导体结构，其位于所述第一半导体结构上并且具有第一区域和第二区域，其中，所述第二半导体结构包括：板层；栅电极；第一沟道结构，其位于所述第一区域中；第二沟道结构，其位于所述第一区域中；以及接触插塞，其位于所述第二区域中，所述栅电极包括在所述第一区域中在所述垂直方向上具有第一厚度的第一栅电极以及在所述第一区域中在所述垂直方向上具有大于所述第一厚度的第二厚度的第二栅电极，并且所述第二栅电极公共地连接到所述接触插塞中的一个接触插塞。
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公开(公告)号：CN118574421A
公开(公告)日：2024-08-30
申请号：CN202410002467.3
申请日：2024-01-02
申请人： 三星电子株式会社
摘要： 公开了一种存储器装置和制造该存储器装置的方法。该存储器装置可以包括第一结构和接合到第一结构的第二结构。第一结构可以具有多个平面和在多个平面之中的彼此相邻的两个平面之间的焊盘部。多个平面之中的每个可以包括存储器单元。第二结构可以包括外围电路。多个平面可以是独立执行操作的最小单元，并且可以呈n×m阵列(n和m是2或更大的整数)。焊盘部可以在n×m阵列的行之间和/或列之间。
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公开(公告)号：CN118540951A
公开(公告)日：2024-08-23
申请号：CN202311277619.2
申请日：2023-09-28
申请人： 爱思开海力士有限公司
发明人： 金宰浩
摘要： 本技术涉及半导体装置和制造半导体装置的方法。该半导体装置包括：层叠物，该层叠物包括交替地层叠的多个层间绝缘层和多个栅极导电层；沟道插塞，该沟道插塞通过垂直地穿过层叠物而形成在单元区域上；多个支撑结构，该多个支撑结构通过垂直地穿过层叠物而形成在接触区域上；以及牺牲层，该牺牲层围绕多个支撑结构中的每一个的下端部侧壁。
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公开(公告)号：CN113838856B
公开(公告)日：2024-08-20
申请号：CN202111113784.5
申请日：2021-09-23
申请人： 长江存储科技有限责任公司
摘要： 本发明提供了一种半导体器件的制备方法以及半导体器件，该制备方法包括：在衬底上形成由多个绝缘层和多个牺牲层组成的堆叠结构以及垂直穿过堆叠结构的栅线缝隙，栅线缝隙被多个绝缘层和多个牺牲层所围而具有第一宽度，第一宽度由下至上以第一变化率逐渐变大，去除多个牺牲层得到多个栅极开口，以第一台阶覆盖率在多个栅极开口中形成第一栅极层，之后，以小于第一台阶覆盖率的第二台阶覆盖率在第一栅极层上形成第二栅极层，本发明提供的半导体器件的制备方法，通过以不同台阶覆盖率分步沉积第一栅极层和第二栅极层，而使栅线缝隙被第二栅极层所围而具有尺寸相差不大的顶部与底部，有效地避免了在后续进行回刻蚀时，无法得到上层的栅极结构的问题。
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公开(公告)号：CN118510276A
公开(公告)日：2024-08-16
申请号：CN202310191410.8
申请日：2023-03-02
申请人： 旺宏电子股份有限公司
发明人： 梁立言
IPC分类号： H10B41/50 , H10B41/27 , H10B43/50 , H10B43/27 , H01L23/528 , H01L21/768
摘要： 本公开提供一种存储器结构及其制造方法，可应用于三维AND闪存元件。该存储器结构包括基底、堆叠结构、通道柱、多个电荷存储结构、第一导电柱、第二导电柱与隔离柱。堆叠结构位于基底上。堆叠结构包括交替堆叠的多个第一介电层与多个导电层。通道柱穿过堆叠结构。每个电荷存储结构位于对应的导电层与通道柱之间。第一导电柱与第二导电柱位于所述通道柱内。第一导电柱与第二导电柱彼此分离。隔离柱位于第一导电柱与第二导电柱之间。隔离柱的顶部高于第一导电柱的顶部与第二导电柱的顶部。
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公开(公告)号：CN118476322A
公开(公告)日：2024-08-09
申请号：CN202380010035.0
申请日：2023-07-05
申请人： 长江存储科技有限责任公司
IPC分类号： H10B43/50 , H10B41/27 , H10B43/27 , H01L21/768 , H10B41/50
摘要： 公开了3D存储器器件。在一个实施方式中，3D存储器器件包括具有核心区域和阶梯区域的堆叠结构。核心区域包括分别与第一电介质层交错的导电层。阶梯区域的每个梯级具有与不同数量的第一电介质层交错的不同数量的导电层。阶梯区域具有穿透第一表面、所述梯级中的相应一个梯级、以及电介质材料的触点结构。所述触点结构中的每一个触点结构电连接到所述梯级中的一个梯级的不同数量的导电层中的接触导电层。阶梯区域具有第二电介质层，所述第二电介质层中的每一者将所述梯级中的相应一个梯级的不同数量的导电层中的除接触导电层之外的其余部分与相应的触点结构隔离。
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