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公开(公告)号：CN1976230B
公开(公告)日：2012-09-19
申请号：CN200610146892.1
申请日：2006-11-27
申请人： 阿尔特拉公司
IPC分类号： H03L7/07 , H03L7/08 , H03L7/18 , H03K19/177 , H03K19/173 , H03K19/0175
CPC分类号： H03K19/17744 , H03L7/0995
摘要： 一种现场可编程门阵列(FPGA)可包括数据接收器和/或发送器电路，其适于以宽范围的可能频率或数据率中的任何频率(一个或多个)或数据率(一个或多个)接收和/或发送数据。该接收器和/或发送器电路的操作需要锁相环(PLL)电路。为了在宽频率范围内获得满意的操作，提供了多个锁相环电路。这些锁相环电路中的一个能够运行在整个频率范围内，其可能在该范围的某些部分具有比该范围的其他部分更好的抖动性能。可提供一个或多个集中在宽范围的特定部分的其它锁相环电路，尤其是在第一次提到的锁相环的抖动性能不足以满足某些可能的需要时。
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公开(公告)号：CN102523182A
公开(公告)日：2012-06-27
申请号：CN201210012155.8
申请日：2006-08-17
申请人： 阿尔特拉公司
发明人： S·Y·舒马拉耶夫
IPC分类号： H04L25/14
CPC分类号： H04L25/14
摘要： 可控制延迟电路被包括在多信道高速串行发射机和/或接收机电路的每一个信道中，以补偿或者至少帮助补偿在各种信道之间的可能时滞(不同的信号传播时间)。在使用CDR电路的系统中，所述延迟电路可以是被一个从所述CDR电路中获得的信号至少部分控制的，以使得由所述延迟电路引起的延迟量至少部分的响应于被所述CDR电路检测到的数据速率的变化。
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公开(公告)号：CN1901427A
公开(公告)日：2007-01-24
申请号：CN200610106306.0
申请日：2006-07-19
申请人： 阿尔特拉公司
IPC分类号： H04J3/06
CPC分类号： G06F1/10 , H03K19/177 , H03K19/17736
摘要： 一种用于在多个电路块中分配时钟信号(例如，参考时钟信号)的电路。每个块可以包括参考时钟源电路和参考时钟应用电路。每个块还优选包括一个相同或基本相同的时钟信号分配电路模块，所述时钟信号分配电路能够(1)从该块中所述源电路接收信号，(2)施加若干个时钟信号中的任意一个到该块中的应用电路，以及(3)连接到一个或多个相邻块的类似的模块(一个或多个)。
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公开(公告)号：CN102523182B
公开(公告)日：2015-08-19
申请号：CN201210012155.8
申请日：2006-08-17
申请人： 阿尔特拉公司
发明人： S·Y·舒马拉耶夫
IPC分类号： H04L25/14
CPC分类号： H04L25/14
摘要： 可控制延迟电路被包括在多信道高速串行发射机和/或接收机电路的每一个信道中，以补偿或者至少帮助补偿在各种信道之间的可能时滞(不同的信号传播时间)。在使用CDR电路的系统中，所述延迟电路可以是被一个从所述CDR电路中获得的信号至少部分控制的，以使得由所述延迟电路引起的延迟量至少部分的响应于被所述CDR电路检测到的数据速率的变化。
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公开(公告)号：CN1901427B
公开(公告)日：2012-09-05
申请号：CN200610106306.0
申请日：2006-07-19
申请人： 阿尔特拉公司
IPC分类号： H04J3/06
CPC分类号： G06F1/10 , H03K19/177 , H03K19/17736
摘要： 一种用于在多个电路块中分配时钟信号(例如，参考时钟信号)的电路。每个块可以包括参考时钟源电路和参考时钟应用电路。每个块还优选包括一个相同或基本相同的时钟信号分配电路模块，所述时钟信号分配电路能够(1)从该块中所述源电路接收信号，(2)施加若干个时钟信号中的任意一个到该块中的应用电路，以及(3)连接到一个或多个相邻块的类似的模块(一个或多个)。
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公开(公告)号：CN1913365B
公开(公告)日：2011-08-17
申请号：CN200610153437.4
申请日：2006-08-02
申请人： 阿尔特拉公司
CPC分类号： H03K19/00 , H03K19/17744 , H03M9/00 , H04L1/243 , H04L7/0008 , H04L7/033 , H04L25/0266
摘要： 用于一可编程逻辑器件(PLD)或类似装置上的高速串行数据发射机电路的串行化器电路，其包含将具有任一数据宽度的并行数据转换为串行数据的电路。该串行化器电路还可以工作在一宽频率范围内的任一频率上，并可以利用参考时钟信号，该参考时钟信号具有与并行数据速率和/或串行数据速率相关的多种关系中的任一关系。该电路在各个方面都是可配置/重配置的，其中至少一些配置/重配置是可以动态控制的(即，在PLD的用户模式工作期间)。
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公开(公告)号：CN1976230A
公开(公告)日：2007-06-06
申请号：CN200610146892.1
申请日：2006-11-27
申请人： 阿尔特拉公司
IPC分类号： H03L7/07 , H03L7/08 , H03L7/18 , H03K19/177 , H03K19/173 , H03K19/0175
CPC分类号： H03K19/17744 , H03L7/0995
摘要： 一种现场可编程门阵列(FPGA)可包括数据接收器和/或发送器电路，其适于以宽范围的可能频率或数据率中的任何频率(一个或多个)或数据率(一个或多个)接收和/或发送数据。该接收器和/或发送器电路的操作需要锁相环(PLL)电路。为了在宽频率范围内获得满意的操作，提供了多个锁相环电路。这些锁相环电路中的一个能够运行在整个频率范围内，其可能在该范围的某些部分具有比该范围的其他部分更好的抖动性能。可提供一个或多个集中在宽范围的特定部分的其它锁相环电路，尤其是在第一次提到的锁相环的抖动性能不足以满足某些可能的需要时。
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公开(公告)号：CN1913370A
公开(公告)日：2007-02-14
申请号：CN200610101897.2
申请日：2006-07-14
申请人： 阿尔特拉公司
IPC分类号： H04B1/04
CPC分类号： H03K17/164
摘要： 高速发射机驱动器和其他类型的驱动器电路可能需要产生具有可变压摆率的输出信号。这里描述了提供可变压摆率控制的驱动器电路和方法。具有可变压摆率的前置驱动器电路可以被用来在驱动器输入端提供具有可变压摆率的信号。所述驱动器和/或前置驱动器电路可以包括具有可变驱动强度的晶体管。所述驱动器和/或前置驱动器电路同样可包括可选择地使能的级，以改变电路驱动强度。所述前置驱动器电路可以被延迟匹配以保持信号质量。同样描述了其他电路和方法。
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