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公开(公告)号：CN103221666B
公开(公告)日：2016-03-16
申请号：CN201080070281.8
申请日：2010-11-22
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F9/4401 , F02D41/064 , F02D41/2432 , F02D41/2487 , F02D41/266 , G06F9/4403
Abstract: 一种在微控制器单元(MCU)设备的启动期间启用校准的方法（200）。该方法包括，在所述MCU设备内，从可操作地耦合于所述MCU设备的外部支持设备内的至少一个存储器元件读取覆盖初始化数据（240），并且根据所述覆盖初始化数据，配置所述MCU设备的存储器映射功能，以利用存储在所述外部支持设备的所述至少一个存储器元件内的校准数据来覆盖存储在所述MCU设备的设备存储器的至少一部分内的数据（260）。
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公开(公告)号：CN102473149B
公开(公告)日：2015-02-04
申请号：CN200980160573.8
申请日：2009-07-20
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/0862 , G06F9/3804 , G06F9/3814 , G06F12/123 , G06F12/127 , G06F2212/6022
Abstract: 一种信号处理系统(100)包括缓冲器控制逻辑(142)，其被设置成分配多个缓冲器(144)，用于存储从至少一个存储器元件(160)提取的信息。在接收到待缓冲的提取信息时，缓冲器控制逻辑(142)被设置成根据与顺序流相关联的第一分类和与流改变相关联的第二分类的至少一种，将待缓冲的信息分类，并且当将缓冲器(144)分配用于存储待缓冲的提取信息时，使来自用于存储关于与顺序流相关联的第一分类的信息的多个缓冲器的相应缓冲器，优先于用于存储关于与流变化相关联的第二分类的信息的缓冲器。
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Patent Agency Ranking
公开(公告)号：CN103221830A
公开(公告)日：2013-07-24
申请号：CN201080070285.6
申请日：2010-11-22
Applicant: 飞思卡尔半导体公司
IPC: G01R19/165 , H03M1/12
CPC classification number: H02H3/20 , G01R19/0084 , G01R19/165 , H03M1/12 , H03M1/129
Abstract: 集成电路器件(100)包括至少一个模拟数字转换器(ADC)(110)。所述至少一个ADC(110)包括至少一个操作地耦合于所述集成电路器件(100)的至少一个外部接触件(105)的输入(115)。所述集成电路器件(100)还包括包含至少一个检测模块(130)的检测电路(120)。所述至少一个检测模块(130)被配置成在第一输入(132)处接收在所述至少一个ADC(110)的所述至少一个输入(115)处的电压水平的指示(140)，将接收到所述指示(140)和阈值(145)进行比较，以及如果所述接收到的指示超过所述阈值，则输出(135)在所述至少一个ADC(110)的所述至少一个输入(115)处的过度电压状态已被检测的指示。
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公开(公告)号：CN103221666A
公开(公告)日：2013-07-24
申请号：CN201080070281.8
申请日：2010-11-22
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F9/4401 , F02D41/064 , F02D41/2432 , F02D41/2487 , F02D41/266 , G06F9/4403
Abstract: 一种在微控制器单元(MCU)设备的启动期间启用校准的方法（200）。该方法包括，在所述MCU设备内，从可操作地耦合于所述MCU设备的外部支持设备内的至少一个存储器元件读取覆盖初始化数据（240），并且根据所述覆盖初始化数据，配置所述MCU设备的存储器映射功能，以利用存储在所述外部支持设备的所述至少一个存储器元件内的校准数据来覆盖存储在所述MCU设备的设备存储器的至少一部分内的数据（260）。
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公开(公告)号：CN102272768A
公开(公告)日：2011-12-07
申请号：CN200980153662.X
申请日：2009-01-05
Applicant: 飞思卡尔半导体公司
Inventor： 阿利斯泰尔·罗伯逊 , 德里克·贝亚蒂耶 , 詹姆斯·安德鲁·科利尔·斯科比
IPC: G06F21/02
Abstract: 一种包括信号处理逻辑(210，310)的系统(200，300)，信号处理逻辑(210，310)以可操作的方式耦合到至少一个存储器元件(220，320)并被布置为：允许对至少一个存储器元件(220，320)的存取。信号处理逻辑(210，310)被布置用于：接收安全密钥(235，335)、使用接收到的安全密钥和系统特定种子(260，360)来产生系统密钥(255，355)、对所产生的系统密钥和存储在至少一个存储器元件的存储器区域(255，325)中的参考密钥(227，327)执行比较。信号处理逻辑(210，310)还被布置用于：至少部分基于所产生的系统密钥(255，355)与存储在存储器(225，325)中的参考密钥(227，327)的比较来配置对至少一个存储器元件(220，320)的存取水平。
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公开(公告)号：CN102272768B
公开(公告)日：2015-07-08
申请号：CN200980153662.X
申请日：2009-01-05
Applicant: 飞思卡尔半导体公司
Inventor： 阿利斯泰尔·罗伯逊 , 德里克·贝亚蒂耶 , 詹姆斯·安德鲁·科利尔·斯科比
Abstract: 一种包括信号处理逻辑(210，310)的系统(200，300)，信号处理逻辑(210，310)以可操作的方式耦合到至少一个存储器元件(220，320)并被布置为：允许对至少一个存储器元件(220，320)的存取。信号处理逻辑(210，310)被布置用于：接收安全密钥(235，335)、使用接收到的安全密钥和系统特定种子(260，360)来产生系统密钥(255，355)、对所产生的系统密钥和存储在至少一个存储器元件的存储器区域(255，325)中的参考密钥(227，327)执行比较。信号处理逻辑(210，310)还被布置用于：至少部分基于所产生的系统密钥(255，355)与存储在存储器(225，325)中的参考密钥(227，327)的比较来配置对至少一个存储器元件(220，320)的存取水平。
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公开(公告)号：CN102473149A
公开(公告)日：2012-05-23
申请号：CN200980160573.8
申请日：2009-07-20
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/0862 , G06F9/3804 , G06F9/3814 , G06F12/123 , G06F12/127 , G06F2212/6022
Abstract: 一种信号处理系统(100)包括缓冲器控制逻辑(142)，其被设置成分配多个缓冲器(144)，用于存储从至少一个存储器元件(160)提取的信息。在接收到待缓冲的提取信息时，缓冲器控制逻辑(142)被设置成根据与顺序流相关联的第一分类和与流改变相关联的第二分类的至少一种，将待缓冲的信息分类，并且当将缓冲器(144)分配用于存储待缓冲的提取信息时，使来自用于存储关于与顺序流相关联的第一分类的信息的多个缓冲器的相应缓冲器，优先于用于存储关于与流变化相关联的第二分类的信息的缓冲器。
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