公开(公告)号：CN103377707A

公开(公告)日：2013-10-30

申请号：CN201310146515.8

申请日：2013-04-25

Applicant: 飞思卡尔半导体公司

Inventor： 穆甫臣 ,  F·K·小巴克尔 ,  何晨

IPC: G11C16/10 ,  G11C29/44

CPC classification number: G11C16/16 ,  G11C16/3481

Abstract: 本发明涉及擦除具有错误校正码的非易失性存储器系统。一种擦除非易失性半导体存储器器件的方法包括确定在擦除操作期间未通过（54）擦除验证的位单元数量。所述位单元包括在位单元阵列中的位单元的子集（12）中。所述方法还包括确定对于位单元的子集是否已经预先执行了错误校正码（ECC）校正（74）。如果在预定数量的擦除脉冲之后未通过擦除验证的位单元数量低于阈值数量并且对于位单元的子集未执行ECC校正，所述擦除操作则被认为是成功的（76）。

公开(公告)号：CN104037131A

公开(公告)日：2014-09-10

申请号：CN201410061231.3

申请日：2014-02-24

Applicant: 飞思卡尔半导体公司

Inventor： M·D·霍尔 ,  M·D·施罗夫 ,  F·K·小巴克尔

IPC: H01L21/8247 ,  H01L21/28

CPC classification number: H01L29/66545 ,  H01L27/11534 ,  H01L29/66825 ,  H01L21/28008 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11573 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/51 ,  H01L29/7881

Abstract: 本发明涉及对选择栅极和部分替换栅极的栅电介质使用热氧化物。热生长的含氧介电层形成于NVM区域内的控制栅极上，高k栅极介电层和阻挡层形成于逻辑区域内。多晶硅层形成于所述热生长的含氧介电层和所述阻挡层上并且被平面化。第一掩模层形成于所述多晶硅层和控制栅极上并且限定了横向相邻于所述控制栅极的选择栅极位置。第二掩模层被形成以限定逻辑栅极位置。所述多晶硅层的暴露部分被移除使得第一部分保留在所述选择栅极位置处以及多晶硅层部分保留在所述逻辑栅极位置处。介电层形成于所述选择栅极、所述控制栅极、以及所述多晶硅层的周围。移除所述多晶硅层以在所述逻辑栅极位置处导致暴露了所述阻挡层的开口。

公开(公告)号：CN103514953A

公开(公告)日：2014-01-15

申请号：CN201310247508.7

申请日：2013-06-21

Applicant: 飞思卡尔半导体公司

Inventor： R·S·斯考勒 ,  F·K·小巴克尔 ,  R·J·西兹代克

IPC: G11C16/14

CPC classification number: G06F12/0246 ,  G06F2212/7201 ,  G06F2212/7207

Abstract: 本发明涉及对存储在闪存中的数据有地址RAM的模拟电可擦存储器。存储器系统包括存储器控制器、耦合于所述存储器控制器的地址随机存取存储器（RAM）、以及耦合于所述存储器控制器的非易失性存储器。所述非易失性存储器有地址部分和数据部分。所述非易失性存储器的所述地址部分给所述存储器控制器提供了数据部分地址和有效数据的数据部分地址。所述存储器控制器加载所述数据部分地址并将其存储在有效数据的所述查找地址限定的位置处的地址RAM内。所述存储器控制器使用所述数据部分地址，以及所述地址RAM内的数据块的位置，以将所述数据块定位在所述非易失性存储器数据部分内。所述存储器控制器使用所述数据部分地址，以及所述地址RAM内的所述数据块地址的位置，以将所述数据块定位在所述非易失性存储器数据部分内。

公开(公告)号：CN103794565A

公开(公告)日：2014-05-14

申请号：CN201310437393.8

申请日：2013-09-24

Applicant: 飞思卡尔半导体公司

Inventor： M·D·施罗夫 ,  M·D·霍尔 ,  F·K·小巴克尔

IPC: H01L21/8247 ,  H01L21/28

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L27/11534 ,  H01L27/11536 ,  H01L27/11573 ,  H01L29/66545

Abstract: 本公开涉及逻辑晶体管和非易失性存储器的制造方法。含氧化物层（18）直接形成在NVM区域（14）中的半导体层上，第一材料的第一部分层（20）形成于NVM区域中的含氧化物层上。第一高k电介质层（22）直接形成于逻辑区域（16）中的半导体层上。第一导电层（24）形成于逻辑区域中的第一电介质层上。第一材料的第二部分层（26）直接形成于NVM区域中的第一部分层上以及逻辑区域中的第一导电层上。逻辑器件形成于逻辑区域中。NVM单元形成于NVM区域中，其中如果NVM单元是浮置栅极单元或分裂栅极单元，则第一部分层和第二部分层一起用于形成电荷存储层或选择栅极。