公开(公告)号：CN105097954B

公开(公告)日：2018-11-16

申请号：CN201410220163.0

申请日：2014-05-23

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 邹陆军 ,  杨芸 ,  李绍彬 ,  仇圣棻

IPC: H01L29/788 ,  H01L21/336

CPC classification number: H01L27/11539 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11536 ,  H01L29/4975

Abstract: 本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法，形成金属硅化物的步骤位于形成层间介电层的步骤之前，因此可以避免形成层间介电层的过程中的退火工艺对金属硅化物造成负面影响，从而可以提高制得的半导体器件的性能和良率。本发明的电子装置，使用了根据上述方法制造的半导体器件，因而同样具有上述优点。

公开(公告)号：CN106486529A

公开(公告)日：2017-03-08

申请号：CN201510521058.5

申请日：2015-08-24

Applicant: 联华电子股份有限公司

Inventor： 游焜煌 ,  萧世楹

IPC: H01L29/423 ,  H01L21/28

CPC classification number: H01L21/28273 ,  H01L27/11536 ,  H01L27/11539 ,  H01L29/42336

Abstract: 本发明公开一种存储器元件及其制造方法。存储器元件，包括第一栅极、第二栅极以及栅间介电层。第一栅极埋入衬底中。第二栅极配置于衬底上，且第二栅极的材料包括金属。栅间介电层配置于第一栅极与第二栅极之间。另提供一种存储器元件的制造方法。

公开(公告)号：CN100380632C

公开(公告)日：2008-04-09

申请号：CN200510005748.1

申请日：2005-01-25

Applicant: 富士通株式会社

Inventor： 高桥浩司 ,  中川进一

IPC: H01L21/8247 ,  H01L27/115 ,  G11C16/04

CPC classification number: H01L27/0207 ,  G11C16/0466 ,  H01L27/0266 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11536 ,  H01L27/11546

Abstract: 本发明提供一种制造半导体器件的方法，包括：在硅衬底的表面上形成非易失性存储单元、nMOS晶体管、以及pMOS晶体管；之后形成覆盖该非易失性存储单元、该nMOS晶体管以及该pMOS晶体管的中间层绝缘膜。接下来，在该中间层绝缘膜中，形成分别连接至该非易失性存储单元的控制栅极、该nMOS晶体管的源极或漏极以及该pMOS晶体管的源极或漏极的多个接触塞。之后，形成使该控制栅极经所述多个接触塞而连接至该nMOS晶体管的源极或漏极和该pMOS晶体管的源极或漏极的单层接线。

公开(公告)号：CN100339997C

公开(公告)日：2007-09-26

申请号：CN200410003750.0

申请日：2004-01-30

Applicant: 株式会社东芝

Inventor： 竹渕政孝 ,  荒井史隆

IPC: H01L27/105 ,  H01L27/115 ,  H01L21/8247 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L21/823857 ,  H01L27/112 ,  H01L27/1122 ,  H01L27/11529 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11546

Abstract: 本发明公开了含有非易失性存储器的半导体器件。倘采用该半导体器件，则把第2栅极电极膜用做逻辑电路的栅极电极膜和非易失性存储器的控制栅极电极膜。该构造在第2栅极电极膜形成后的热处理比较少，更适合于构成逻辑电路的晶体管的微细化。

公开(公告)号：CN101017852A

公开(公告)日：2007-08-15

申请号：CN200710005108.X

申请日：2007-02-09

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平

IPC: H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L27/1237 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11546 ,  H01L27/1214 ,  H01L29/42324

Abstract: 本发明的目的在于提供一种能够以低电压且高效率进行写入，并且优越于电荷保持特性的非易失性半导体存储装置以及其制造方法。所述非易失性半导体存储装置包括：具有彼此相离而形成的一对杂质区和设置在该杂质区之间的沟道形成区的半导体膜；设置在沟道形成区的上方的第一绝缘膜、电荷存储层、第二绝缘膜、用作栅极层的导电膜。在非易失性半导体存储装置中，跟由对抗半导体膜的电荷的第一绝缘膜形成的第一势垒相比，由对抗电荷存储层的电荷的第一绝缘膜形成的第二势垒的能量高。

公开(公告)号：CN1738024A

公开(公告)日：2006-02-22

申请号：CN200510086005.1

申请日：2005-07-20

Applicant: 松下电器产业株式会社

Inventor： 小竹义则

IPC: H01L21/82 ,  H01L21/336 ,  H01L27/10 ,  H01L29/78

CPC classification number: H01L27/115 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11536

Abstract: 本发明公开了一种非易失性半导体存储装置及其制造方法。在非易失性半导体存储装置的存储单元排列形成区域形成为形成多条字线的第一导电膜，在半导体装置形成区域形成第二导电膜。通过第一干蚀刻在第一导电膜中形成开口部，使存储单元排列形成区域中的字线互相保持着间隔布置后，再在开口部形成字线的侧壁绝缘膜。通过湿蚀刻除去侧壁绝缘膜中位于字线端部附近区域的部分。通过第二干蚀刻除去第一导电膜中位于字线端部附近区域的部分。形成第一导电膜中的开口部时，在第一导电膜中形成开口部后的残留部分在位于存储单元排列形成区域的外部区域的半导体衬底中的活性区域上与形成为与活性区域电连接的第二导电膜连接。能控制因形成侧壁绝缘膜等工序中产生的充电而造成的损坏。

公开(公告)号：CN1622311A

公开(公告)日：2005-06-01

申请号：CN03110198.4

申请日：2003-04-17

Applicant: 株式会社日立制作所

Inventor： 冈崎勉 ,  冈田大介 ,  池田良广 ,  塚本惠介 ,  福村达也 ,  宿利章二 ,  原田惠一 ,  岸浩二

IPC: H01L21/82 ,  H01L21/8239 ,  H01L27/10 ,  H01L29/78

CPC classification number: H01L27/11536 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11526 ,  H01L29/66181 ,  H01L29/7833

Abstract: 本发明提供一种半导体器件的制造方法及半导体器件，能提高单位面积的电容器容量，能简化制造工序。通过在电容器形成区域的表面，形成至少不少于1个的凹凸的电容器形成槽(4a)，来增加电容器的表面积，可提高单位面积的电容器的容量。另外，通过利用同一工序形成上述电容器形成槽(4a)和在半导体衬底(1)的表面上形成的元件分离槽(4)，可以简化制造工序。另外，通过同一工序，形成在电容器形成区域的电容器的电介质膜(16a)和在MISFET区域的高耐压用栅极绝缘膜(16)。另外，通过同一工序，形成电容器形成区域的电容器的电介质膜(16a)、及存储单元形成区域的多晶硅层(10a)和多晶硅层(17)之间的存储器栅极层间膜(11)。

公开(公告)号：CN1467799A

公开(公告)日：2004-01-14

申请号：CN03130644.6

申请日：2003-05-06

Applicant: 旺宏电子股份有限公司

Inventor： 陈政顺

IPC: H01L21/314 ,  H01L21/283 ,  H01L21/8239

CPC classification number: H01L21/02332 ,  H01L21/0214 ,  H01L21/022 ,  H01L21/02334 ,  H01L21/0234 ,  H01L21/28158 ,  H01L21/3144 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11536 ,  H01L27/11568

Abstract: 本发明是关于一种制造半导体组件的方法，其是在一基底表面形成有一多层膜，如氧化硅/氮化硅/氧化硅层，该一多层膜包含一二氧化硅第一层、一氮化硅中间层以及一二氧化硅顶层。其中，该二氧化硅顶层具有一暴露面。然后，将多层膜的二氧化硅顶层暴露面显露于一含氮自由基电浆下，以在暴露面上形成一氧化物的氮化层。而且，该多层膜的二氧化硅顶层上的氧化物的氮化层具有足够厚的厚度，以保护多层膜不受后续例如为了准备在多层膜远程闸氧化层的形成的基底所采用的清洁步骤期间所造成的损害。

公开(公告)号：CN1218294A

公开(公告)日：1999-06-02

申请号：CN98124648.6

申请日：1998-10-08

Applicant: 美商常忆科技股份有限公司

Inventor： 张尚德 ,  游天风 ,  菲克拉姆·寇西科 ,  纳德·拉蒂

IPC: H01L27/105 ,  H01L29/788 ,  G11C11/34

CPC classification number: G11C16/0416 ,  G11C16/0433 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11536 ,  H01L29/7885

Abstract: 公开了一种包括多个PMOS二晶体管(2T)存储单元的非易失存储阵列。每个2T单元包括PMOS浮栅晶体管和PMOS选择晶体管,并连接在位线和公共源线之间。在同一行中每个2T单元的选择栅和控制栅分别连接到字线和控制栅线上。利用FN隧穿和BTBT诱生热电子注入对阵列的2T单元进行编程,并利用FN隧穿进行擦除。在一些实施例中,阵列分成多个组,其中每个组由n－阱区限定,并包括预定数目的2T单元行。这里,在一个组中每个2T单元的源耦合到该组的公共源线上。在其它实施例中,阵列的位线被沿组边界分段。

公开(公告)号：CN108110009A

公开(公告)日：2018-06-01

申请号：CN201711106086.6

申请日：2017-11-10

Applicant: 意法半导体(鲁塞)公司

Inventor： F·拉罗萨 ,  S·尼埃尔 ,  A·雷尼耶

IPC: H01L27/11568 ,  G11C11/401

CPC classification number: H01L27/11563 ,  G11C16/0433 ,  G11C16/0466 ,  H01L27/11536 ,  H01L29/42352

Abstract: 本申请涉及电介质界面中具有电荷俘获的紧凑型非易失性存储器器件。每个存储器单元是在电介质界面中具有电荷俘获的类型，并且包括可由埋置在衬底中的垂直选择晶体管选择并且包括埋置的选择栅极的状态晶体管。存储器单元的列包括双生存储器单元对。双生存储器单元对中的两个选择晶体管具有共同的选择栅极，并且双生存储器单元对中的两个状态晶体管具有共同的控制栅极。对于每一对双生存储器单元，该器件还包括电介质区域，电介质区域位于控制栅极和衬底之间并且与共同的选择栅极重叠，以便在选择栅极的任一侧上形成分别专用于两个双生存储器单元的两个电荷俘获电介质界面。