公开(公告)号：CN107528583A

公开(公告)日：2017-12-29

申请号：CN201710477077.1

申请日：2017-06-21

申请人： 马维尔国际贸易有限公司

发明人： 王海松 ,  O·布尔格

IPC分类号： H03L7/081

CPC分类号： H03L7/0814 ,  H03L7/091 ,  H03L7/0818

摘要： 倍频延迟锁定环路电路包括延迟链和反馈环路，延迟链包括串联连接的多个可变延迟电路并且具有延迟链输出，反馈环路包括用于获得数字控制信号的电路系统，该数字控制信号表示延迟链输出中的相位偏移的幅度和符号，以用于控制可变延迟电路中的可变延迟电路中的延迟。用于获得数字控制信号的电路系统包括被配置为对输入之间的时间延迟进行操作以生成数字控制信号的采样时间至数字转换器(STDC)。STDC用从延迟链输出和反馈除法器的输出获得的信号之间的第一差，减去从延迟链输出和反馈除法器的输出获得的信号之间的第二差，以提供差值，并且该差值指示延迟链输出中的输出偏移的符号和幅度。

公开(公告)号：CN107528588A

公开(公告)日：2017-12-29

申请号：CN201710475521.6

申请日：2017-06-21

申请人： 马维尔国际贸易有限公司

发明人： 王海松 ,  高翔 ,  O·布尔格 ,  C-T·图

IPC分类号： H03L7/18

CPC分类号： H04L27/2017 ,  H03L7/081 ,  H03L7/087 ,  H03L7/093 ,  H03L7/1976 ,  H03L2207/06 ,  H04L25/03834 ,  H04L27/0014 ,  H03L7/1806

摘要： 本申请的各实施例涉及模拟分数N锁相环。一种模拟分数N锁相环，包括振荡器回路，振荡器回路具有参考输入、反馈输入以及回路输出，并且具有被配置用于将回路输出上的信号除以除数的分数反馈除法器。分数反馈除法器的输出被馈送回反馈输入。补偿电路被耦合到参考输入或者反馈输入，并且被配置用于将时间延迟施加到参考输入或者反馈输入以补偿由分数反馈除法器引起的延迟。补偿电路可以是被配置用于将数字延迟信号转换为时间延迟的数字到时间转换器。数字到时间转换器可以被耦合到参考输入以将信号延迟、以匹配由分数反馈除法器引起的反馈延迟，或者可以被耦合到反馈输入以减去时间延迟、以消除由分数反馈除法器引起的反馈延迟。

公开(公告)号：CN107046421A

公开(公告)日：2017-08-15

申请号：CN201710018793.3

申请日：2017-01-10

申请人： 马维尔国际贸易有限公司

发明人： O·布尔格 ,  王海松 ,  高翔

IPC分类号： H03L7/099

CPC分类号： G04F10/005 ,  H03B21/02 ,  H03L7/0891 ,  H03L7/091 ,  H03L7/0991 ,  H03L7/18 ,  H03M1/00 ,  H03M1/12 ,  H03M1/50 ,  H03M7/3004 ,  H04M1/505 ,  H03L2207/50

摘要： 一种全数字锁相环(DPLL)电路，包括数字‑时间转换器(DTC)，其被配置成根据延迟控制信号来延迟参考时钟信号而生成延迟的参考时钟信号；以及耦合到DTC的输出的时间‑数字转换器(TDC)。TDC被配置成根据延迟的参考时钟信号对转变信号的值进行采样，并且生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号。一种控制DPLL的方法，包括：根据延迟控制信号来延迟参考时钟信号，根据延迟的参考时钟信号对转变信号的值进行采样，生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号，以及根据输出信号来生成数字控制振荡器(DCO)时钟信号。