-
公开(公告)号：CN108780424A
公开(公告)日：2018-11-09
申请号：CN201780016893.0
申请日：2017-03-03
申请人： 高通股份有限公司
发明人： N·瓦伊德亚纳坦 , M·C·A·A·黑德斯 , C·B·韦里利
IPC分类号： G06F12/0895 , G06F11/10
CPC分类号： G06F11/1064 , G06F12/0806 , G06F12/0895 , G06F2212/1008 , G06F2212/40 , G06F2212/403 , G06F2212/621 , G06F2212/7209 , G11C7/1072
摘要： 本发明为提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储。在一个方面，DRAM高速缓存管理电路提供多个高速缓存条目，其每一者含有标记存储区域、数据存储区域及错误保护区域。所述DRAM高速缓存管理电路经配置以将待高速缓存的数据存储在每一高速缓存条目的所述数据存储区域中。所述DRAM高速缓存管理电路还经配置为使用错误检测码EDC而非错误校正码ECC且将每一高速缓存条目的标记及所述EDC存储于所述高速缓存条目的所述错误保护区域中。以此方式，可通过避免对于每一高速缓存条目的所述标记存储区域的需要，同时仍提供对于所述高速缓存条目的错误检测来增加DRAM高速缓存的容量。
-
公开(公告)号：CN109690500B
公开(公告)日：2023-06-20
申请号：CN201780054540.X
申请日：2017-08-25
申请人： 高通股份有限公司
发明人： C·B·韦里利 , C·A·瓦德斯伯格 , N·瓦伊德亚纳坦 , M·C·A·A·黑德斯 , K·巴塔查里亚
IPC分类号： G06F12/0802 , G06F13/16
摘要： 本发明揭示使用在以处理器为基础的系统中的空间服务质量QoS标记提供异质存储器系统的弹性管理。在一方面中，以处理器为基础的系统的异质存储器系统包含第一存储器及第二存储器。所述异质存储器系统被分成多个存储器区，每个存储器区与QoS识别符QoSID相关联，所述QoS识别符可通过软件设定且更新。所述异质存储器系统的存储器控制器提供QoS策略表，所述QoS策略表用于将每个QoSID与QoS策略状态相关联，且所述QoS策略表也可经软件配置。在接收到包含存储器区的存储器地址的存储器访问请求之后，所述存储器控制器便识别与所述存储器地址相关联的可经软件配置的QoSID，且使用所述QoS策略表将所述QoSID与QoS策略状态相关联。所述存储器控制器接着应用所述QoS策略状态以执行存储器访问操作。
-
公开(公告)号：CN111033462A
公开(公告)日：2020-04-17
申请号：CN201880054143.7
申请日：2018-08-31
申请人： 高通股份有限公司
发明人： M·C·A·A·黑德斯 , N·瓦伊德亚纳坦 , R·德雷耶 , C·B·韦里利 , K·巴塔查里亚
摘要： 本发明揭示在基于处理器的系统中使用矩阵处理器提供高效浮点运算。就此来说，基于矩阵处理器的装置提供矩阵处理器，所述矩阵处理器包括正部分和累加器及负部分和累加器。随着所述矩阵处理器处理多对浮点操作数，所述矩阵处理器基于第一浮点操作数及第二浮点操作数计算中间乘积且确定所述中间乘积的正负号。基于所述正负号，所述矩阵处理器用所述正部分和累加器或所述负部分和累加器的部分和分数使所述中间乘积归一化，随后将所述中间乘积与所述正和累加器或所述负和累加器相加。在处理所有对浮点操作数之后，所述矩阵处理器从所述正部分和累加器减去所述负部分和累加器以产生最终和，随后使所述最终和重新归一化一次。
-
公开(公告)号：CN108885585A
公开(公告)日：2018-11-23
申请号：CN201780018219.6
申请日：2017-03-13
申请人： 高通股份有限公司
发明人： C·B·韦里利 , M·C·A·A·黑德斯 , M·A·里纳迪 , N·瓦伊德亚纳坦
IPC分类号： G06F12/04 , G06F12/0811 , G06F12/084 , G06F12/12 , G06F12/0862
CPC分类号： G06F12/0875 , G06F12/04 , G06F12/0811 , G06F12/084 , G06F12/0862 , G06F12/0897 , G06F12/12 , G06F2212/1016 , G06F2212/1044 , G06F2212/401
摘要： 本发明揭示在基于中央处理单元CPU的系统中使用多个末级高速缓冲存储器LLC线提供存储器带宽压缩。在一些方面中，一种经压缩存储器控制器CMC提供包括多个LLC线的LLC，每一LLC线提供大小与系统高速缓冲存储器线相同的多个副线。存储在单一LLC线内的所述(多个)系统高速缓冲存储器线的内容被压缩且存储在对应于所述LLC线的存储器副线区内的系统存储器中。主表存储指示如何通过存储用于每一LLC线内的每一副线的偏移值及长度值而将用于LLC线的经压缩数据存储在系统存储器中的信息。通过将多个系统高速缓冲存储器线压缩在一起且将经压缩数据存储在通常分配到多个未经压缩系统线的空间中，所述CMC使压缩大小能够小于所述系统存储器的存储器读取/写入粒度。
-
公开(公告)号：CN108885585B
公开(公告)日：2022-11-01
申请号：CN201780018219.6
申请日：2017-03-13
申请人： 高通股份有限公司
发明人： C·B·韦里利 , M·C·A·A·黑德斯 , M·A·里纳迪 , N·瓦伊德亚纳坦
IPC分类号： G06F12/04 , G06F12/0811 , G06F12/084 , G06F12/12 , G06F12/0862
摘要： 本发明揭示在基于中央处理单元CPU的系统中使用多个末级高速缓冲存储器LLC线提供存储器带宽压缩。在一些方面中，一种经压缩存储器控制器CMC提供包括多个LLC线的LLC，每一LLC线提供大小与系统高速缓冲存储器线相同的多个副线。存储在单一LLC线内的所述(多个)系统高速缓冲存储器线的内容被压缩且存储在对应于所述LLC线的存储器副线区内的系统存储器中。主表存储指示如何通过存储用于每一LLC线内的每一副线的偏移值及长度值而将用于LLC线的经压缩数据存储在系统存储器中的信息。通过将多个系统高速缓冲存储器线压缩在一起且将经压缩数据存储在通常分配到多个未经压缩系统线的空间中，所述CMC使压缩大小能够小于所述系统存储器的存储器读取/写入粒度。
-
公开(公告)号：CN108780424B
公开(公告)日：2022-10-28
申请号：CN201780016893.0
申请日：2017-03-03
申请人： 高通股份有限公司
发明人： N·瓦伊德亚纳坦 , M·C·A·A·黑德斯 , C·B·韦里利
IPC分类号： G06F12/0895 , G06F11/10
摘要： 本发明为提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储。在一个方面，DRAM高速缓存管理电路提供多个高速缓存条目，其每一者含有标记存储区域、数据存储区域及错误保护区域。所述DRAM高速缓存管理电路经配置以将待高速缓存的数据存储在每一高速缓存条目的所述数据存储区域中。所述DRAM高速缓存管理电路还经配置为使用错误检测码EDC而非错误校正码ECC且将每一高速缓存条目的标记及所述EDC存储于所述高速缓存条目的所述错误保护区域中。以此方式，可通过避免对于每一高速缓存条目的所述标记存储区域的需要，同时仍提供对于所述高速缓存条目的错误检测来增加DRAM高速缓存的容量。
-
公开(公告)号：CN109690500A
公开(公告)日：2019-04-26
申请号：CN201780054540.X
申请日：2017-08-25
申请人： 高通股份有限公司
发明人： C·B·韦里利 , C·A·瓦德斯伯格 , N·瓦伊德亚纳坦 , M·C·A·A·黑德斯 , K·巴塔查里亚
IPC分类号： G06F12/0802 , G06F13/16
摘要： 本发明揭示使用在以处理器为基础的系统中的空间服务质量QoS标记提供异质存储器系统的弹性管理。在一方面中，以处理器为基础的系统的异质存储器系统包含第一存储器及第二存储器。所述异质存储器系统被分成多个存储器区，每个存储器区与QoS识别符QoSID相关联，所述QoS识别符可通过软件设定且更新。所述异质存储器系统的存储器控制器提供QoS策略表，所述QoS策略表用于将每个QoSID与QoS策略状态相关联，且所述QoS策略表也可经软件配置。在接收到包含存储器区的存储器地址的存储器访问请求之后，所述存储器控制器便识别与所述存储器地址相关联的可经软件配置的QoSID，且使用所述QoS策略表将所述QoSID与QoS策略状态相关联。所述存储器控制器接着应用所述QoS策略状态以执行存储器访问操作。
-
公开(公告)号：CN109661780A
公开(公告)日：2019-04-19
申请号：CN201780052450.7
申请日：2017-08-03
申请人： 高通股份有限公司
发明人： M·C·A·A·黑德斯 , P·W·小雷马克卢斯
摘要： 提供实现对基于处理器的系统中的小数据块的高效无损压缩。在一个方面中，一种方法包括接收多个输入字。多个掩码中的每个掩码被应用到每个未分配输入字以生成对应多个模式。对于每个掩码，如果最频繁出现的模式存在于所述多个模式当中，那么与同所述掩码相关联的前缀相关联而存储所述最频繁出现的模式和每个未分配输入字的未压缩数据部分。所述前缀还被分配给对应于所述最频繁出现的模式的每个未分配输入字。生成经压缩输出块，所述经压缩输出块包括分配给所述多个输入字的前缀、与所述经分配前缀相关联的所述最频繁出现的模式以及对应于所述多个输入字中的一或多个输入字的未压缩数据部分。
-
公开(公告)号：CN108463809A
公开(公告)日：2018-08-28
申请号：CN201680078744.2
申请日：2016-12-19
申请人： 高通股份有限公司
发明人： H·M·勒 , T·Q·张 , N·瓦伊德亚纳坦 , M·C·A·A·黑德斯 , C·B·韦里利
IPC分类号： G06F12/0895
CPC分类号： G06F12/0895 , G06F12/121 , G06F2212/1016 , G06F2212/1024 , G06F2212/1048 , G06F2212/305 , G06F2212/502
摘要： 本发明涉及使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器DRAM高速缓冲存储器管理。在一个方面中，提供DRAM高速缓冲存储器管理电路以管理对高带宽存储器中DRAM高速缓冲存储器的存取。所述DRAM高速缓冲存储器管理电路包括标签目录高速缓冲存储器和标签目录高速缓冲存储器目录。所述标签目录高速缓冲存储器存储所述DRAM高速缓冲存储器中频繁存取的高速缓存线的标签，而所述标签目录高速缓冲存储器目录存储所述标签目录高速缓冲存储器的标签。所述DRAM高速缓冲存储器管理电路使用所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录确定与存储器地址相关联的数据是否缓存在所述高带宽存储器的所述DRAM高速缓冲存储器中。基于所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录，所述DRAM高速缓冲存储器管理电路可确定是否可使用所述DRAM高速缓冲存储器和/或系统存储器DRAM执行存储器操作。
-
公开(公告)号：CN111033462B
公开(公告)日：2023-08-25
申请号：CN201880054143.7
申请日：2018-08-31
申请人： 高通股份有限公司
发明人： M·C·A·A·黑德斯 , N·瓦伊德亚纳坦 , R·德雷耶 , C·B·韦里利 , K·巴塔查里亚
摘要： 本发明揭示在基于处理器的系统中使用矩阵处理器提供高效浮点运算。就此来说，基于矩阵处理器的装置提供矩阵处理器，所述矩阵处理器包括正部分和累加器及负部分和累加器。随着所述矩阵处理器处理多对浮点操作数，所述矩阵处理器基于第一浮点操作数及第二浮点操作数计算中间乘积且确定所述中间乘积的正负号。基于所述正负号，所述矩阵处理器用所述正部分和累加器或所述负部分和累加器的部分和分数使所述中间乘积归一化，随后将所述中间乘积与所述正和累加器或所述负和累加器相加。在处理所有对浮点操作数之后，所述矩阵处理器从所述正部分和累加器减去所述负部分和累加器以产生最终和，随后使所述最终和重新归一化一次。
-
-
-
-
-
-
-
-
-
搜索结果
13 条记录 (耗时 0.031 秒)